第四章 时序逻辑电路 学习要点： 触发器的逻辑功能及使用 时序电路的分析方法和设计方法 计数器、寄存器等中规模集成电路的逻辑功能和使用方法 第四章 时序逻辑电路 学习要点： 触发器的逻辑功能及使用 时序电路的分析方法和设计方法 计数器、寄存器等中规模集成电路的逻辑功能和使用方法 2019/2/18 华东交通大学电气学院 付智辉

第4章 时序逻辑电路 4.1 触发器 4.2 时序逻辑电路的分析和设计方法 4.3 时序单元电路及时序MSI应用 退出 2019/2/18 第4章 时序逻辑电路 4.1 触发器 4.2 时序逻辑电路的分析和设计方法 4.3 时序单元电路及时序MSI应用 退出 2019/2/18 华东交通大学电气学院 付智辉

4.1 触发器 4.1.1 基本RS触发器 4.1.2 时钟触发器的功能 4.1.3 时钟触发器的触发方式 4.1.4 集成触发器 4.1 触发器 4.1.1 基本RS触发器 4.1.2 时钟触发器的功能 4.1.3 时钟触发器的触发方式 4.1.4 集成触发器 4.1.5 不同类型触发器间的转换 退出 2019/2/18 华东交通大学电气学院 付智辉

触发器是构成时序逻辑电路的基本逻辑部件。  它有两个稳定的状态：0状态和1状态；  在不同的输入情况下，它可以被置成0状态或1状态；  当输入信号消失后，所置成的状态能够保持不变。 所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T´触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。 2019/2/18 华东交通大学电气学院 付智辉

信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态， 4.1.1 基本RS触发器 信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态， 电路组成和逻辑符号 信号输入端，低电平有效。 2019/2/18 华东交通大学电气学院 付智辉

工作原理 R S Q 1 1 0 1 ①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。 2019/2/18 华东交通大学电气学院 付智辉

R S Q 1 0 1 0 1 1 1 ②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。 2019/2/18 华东交通大学电气学院 付智辉

R S Q 1 0 0 1 1 1 1 1 1 不变 1 1 ③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。 2019/2/18 华东交通大学电气学院 付智辉

？ R S Q 1 0 0 1 1 1 1 不变 1 1 0 0 不定 ④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。 2019/2/18 华东交通大学电气学院 付智辉

特性表（真值表） 现态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。 次态：触发器接收输入信号之后所处的新的稳定状态。 2019/2/18 华东交通大学电气学院 付智辉

触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式 2019/2/18 华东交通大学电气学院 付智辉

状态图 描述触发器的状态转换关系及转换条件的图形称为状态图 10/ 1 1×/ ×1/ 01/ 1×/ ×1/ 01/ ①当触发器处在0状态，即Qn=0时，若输入信号 ＝01或11，触发器仍为0状态； RS RS 若 ＝10，触发器就会翻转成为1状态。 ②当触发器处在1状态，即Qn=1时，若输入信号 ＝10或11，触发器仍为1状态； RS RS 若 ＝01，触发器就会翻转成为0状态。 2019/2/18 华东交通大学电气学院 付智辉

波形图 反映触发器输入信号取值和状态之间对应关系的图形称为波形图 R S Q 不允许 不确定 置1 保持 置1 置0 置1 置1 2019/2/18 华东交通大学电气学院 付智辉

基本RS触发器的特点 在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。 （1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。 在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。 2019/2/18 华东交通大学电气学院 付智辉

集成基本RS触发器 2S 1S EN＝1时工作 EN＝0时禁止 2019/2/18 华东交通大学电气学院 付智辉

4.1.2 时钟触发器的功能 1、同步RS触发器 S R CP＝0时，R=S=1，触发器保持原来状态不变。 4.1.2 时钟触发器的功能 1、同步RS触发器 S R CP＝0时，R=S=1，触发器保持原来状态不变。 CP＝1时，工作情况与基本RS触发器相同。 2019/2/18 华东交通大学电气学院 付智辉

特性表 CP=1期间有效 特性方程 2019/2/18 华东交通大学电气学院 付智辉

主要特点 （1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。 波形图 不变 置1 不变 置0 不变 置1 不变 置0 不变 不变 不变 2019/2/18 华东交通大学电气学院 付智辉

CP=1期间有效 2、同步JK触发器 将S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK触发器的特性方程： 2019/2/18 华东交通大学电气学院 付智辉

特性表 JK=00时不变 JK=01时置0 JK=10时置1 JK=11时翻转 2019/2/18 华东交通大学电气学院 付智辉

状态图 波形图 在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。 2019/2/18 华东交通大学电气学院 付智辉

CP=1期间有效 3、同步D触发器（D锁存器） 将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程： 2019/2/18 华东交通大学电气学院 付智辉

状态图 波形图 在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。 2019/2/18 华东交通大学电气学院 付智辉

集成同步D触发器 CP3、4 POL＝1时，CP＝1有效，锁存 的内容是CP下降沿时刻D的值； POL＝0时，CP＝0有效，锁存 2019/2/18 华东交通大学电气学院 付智辉

工作原理 4.1.3 时钟触发器的触发方式 1、主从RS触发器 （1）接收输入信号过程 4.1.3 时钟触发器的触发方式 1、主从RS触发器 工作原理 （1）接收输入信号过程 CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有： 从触发器控制门G3、G4封锁，其状态保持不变。 1 2019/2/18 华东交通大学电气学院 付智辉

（2）输出信号过程 CP下降沿到来时，主触发器控制门G7、G8封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门G3、G4被打开，主触发器将其接收的内容送入从触发器，输出端随之改变状态。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。 1 特性方程 CP下降沿到来时有效 2019/2/18 华东交通大学电气学院 付智辉

逻辑符号 电路特点 主从RS触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有　CP＝1期间接收输入信号，CP下降沿到来时触发翻转的特点。但其仍然存在着约束问题，即在CP＝1期间，输入信号R和S不能同时为1。 2019/2/18 华东交通大学电气学院 付智辉

代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程： 将 代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程： 主从JK触发器没有约束。 2019/2/18 华东交通大学电气学院 付智辉

特性表 时序图 2019/2/18 华东交通大学电气学院 付智辉

逻辑符号 电路特点 ①主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有　CP＝1期间接收输入信号，CP下降沿到来时触发翻转的特点。 ②输入信号J、K之间没有约束。 ③存在一次变化问题。 2019/2/18 华东交通大学电气学院 付智辉

带清零端和预置端的主从JK触发器 1 1 1 1 1 1 RD=0，直接置0 SD=0，直接置1 2019/2/18 1 1 1 1 1 1 RD=0，直接置0 SD=0，直接置1 2019/2/18 华东交通大学电气学院 付智辉

带清零端和预置端的主从JK触发器的逻辑符号 2019/2/18 华东交通大学电气学院 付智辉

集成主从JK触发器 低电平有效 CP下降沿触发 低电平有效 2019/2/18 华东交通大学电气学院 付智辉

与输入主从JK触发器的逻辑符号 主从JK触发器功能完善，并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题，即主从JK触发器中的主触发器，在CP＝1期间其状态能且只能变化一次，这种变化可以是J、K变化引起，也可以是干扰脉冲引起，因此其抗干扰能力尚需进一步提高。 2019/2/18 华东交通大学电气学院 付智辉

二、 边沿触发器 1、边沿D触发器 工作原理 （1）CP＝0时，门G7、G8被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。 （2）CP＝1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP＝1期间始终都有Qm=D。 2019/2/18 华东交通大学电气学院 付智辉

（4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。 （3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的值，即Qm=D，随后将该值送入从触发器，使Q=D、Q=D。 （4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。 综上所述，边沿D触发器的特性方程为： 下降沿时刻有效 边沿D触发器没有一次变化问题。 2019/2/18 华东交通大学电气学院 付智辉

逻辑符号 2019/2/18 华东交通大学电气学院 付智辉

集成边沿D触发器 CP上升沿触发 注意：CC4013的异步输入端RD和SD为高电平有效。 2019/2/18 华东交通大学电气学院 付智辉

2、边沿JK触发器 CP下降沿时刻有效 2019/2/18 华东交通大学电气学院 付智辉

边沿JK触发器的逻辑符号 边沿JK触发器的特点 ①边沿触发，无一次变化问题。 ②功能齐全，使用方便灵活。 ③抗干扰能力极强，工作速度很高。 2019/2/18 华东交通大学电气学院 付智辉

集成边沿JK触发器 注意 ①74LS112为CP下降沿触发。 ②CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。 2019/2/18 华东交通大学电气学院 付智辉

4.1.5 不同类型触发器之间的转换 转换方法： 转换步骤： 利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。 4.1.5 不同类型触发器之间的转换 转换方法： 利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。 转换步骤： （1）写出已有触发器和待求触发器的特性方程。 （2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。 （3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。 （4）根据转换逻辑画出逻辑电路图。 2019/2/18 华东交通大学电气学院 付智辉

1、将JK触发器转换为RS、D、T和T＇触发器 变换RS触发器的特性方程，使之形式与JK触发器的特性方程一致： RS触发器特性方程 2019/2/18 华东交通大学电气学院 付智辉

比较，得： 电路图 2019/2/18 华东交通大学电气学院 付智辉

JK触发器→D触发器 电路图 写出D触发器的特性方程，并进行变换，使之形式与JK触发器的特性方程一致： 与JK触发器的特性方程比较，得： 2019/2/18 华东交通大学电气学院 付智辉

JK触发器→T触发器 在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T＝0时能保持状态不变，T＝1时一定翻转的电路，都称为T触发器。 逻辑符号 特性表 2019/2/18 华东交通大学电气学院 付智辉

T触发器特性方程： 与JK触发器的特性方程比较，得： 电路图 2019/2/18 华东交通大学电气学院 付智辉

状态图 时序图 2019/2/18 华东交通大学电气学院 付智辉

JK触发器→T＇触发器 逻辑符号 特性表 在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T＇触发器。 2019/2/18 华东交通大学电气学院 付智辉

电路图 T ＇触发器特性方程： 变换T＇触发器的特性方程： 与JK触发器的特性方程比较，得： 2019/2/18 华东交通大学电气学院 付智辉

状态图 时序图 2019/2/18 华东交通大学电气学院 付智辉

2、将D触发器转换为JK、T和T＇触发器 D触发器→JK触发器 2019/2/18 华东交通大学电气学院 付智辉

D触发器→T触发器 2019/2/18 华东交通大学电气学院 付智辉

D触发器→T＇触发器 2019/2/18 华东交通大学电气学院 付智辉

本节小结： 　　触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。 　　触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。 　　各种不同逻辑功能的触发器的特性方程为： RS触发器：Qn+1=S+RQn，其约束条件为：RS＝0 JK触发器： Qn+1=JQn+KQn D触发器： Qn+1=D T触发器： Qn+1=TQn+TQn T＇触发器： Qn+1=Qn 　　同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。 2019/2/18 华东交通大学电气学院 付智辉

4.2 时序逻辑电路的分析与设计方法 4.2.1 时序逻辑电路概述 4.2.2 时序逻辑电路的分析方法 4.2.3 时序逻辑电路的设计方法 4.2 时序逻辑电路的分析与设计方法 4.2.1 时序逻辑电路概述 4.2.2 时序逻辑电路的分析方法 4.2.3 时序逻辑电路的设计方法 退出 2019/2/18 华东交通大学电气学院 付智辉

4.2.1 时序逻辑电路概述 1、时序电路的特点 时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。 4.2.1 时序逻辑电路概述 1、时序电路的特点 时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。 2019/2/18 华东交通大学电气学院 付智辉

时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。 2、时序电路逻辑功能的表示方法 时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。 逻辑表达式有： 输出方程 激励方程 状态方程 2019/2/18 华东交通大学电气学院 付智辉

同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。 3、时序电路的分类 （1） 根据时钟分类 同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。 异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 （2）根据输出分类 米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。 2019/2/18 华东交通大学电气学院 付智辉

时钟方程、驱动方程和输出方程 电路图 状态方程 状态图、状态表或时序图 判断电路逻辑功能 计算 4.2.2 时序逻辑电路的分析方法 时序电路的分析步骤： 时钟方程、驱动方程和输出方程 1 2 电路图 状态方程 3 状态图、状态表或时序图 判断电路逻辑功能 5 4 计算 2019/2/18 华东交通大学电气学院 付智辉

例 写方程式 同步时序电路的时钟方程可省去不写。 时钟方程： 1 输出仅与电路现态有关，为穆尔型时序电路。 输出方程： 驱动方程： 2019/2/18 华东交通大学电气学院 付智辉

求状态方程 2 JK触发器的特性方程： 将各触发器的驱动方程代入，即得电路的状态方程： 2019/2/18 华东交通大学电气学院 付智辉

计算、列状态表 3 0 0 0 0 0 1 0 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 0 1 0 0 1 1 0 1 1 1 2019/2/18 华东交通大学电气学院 付智辉

画状态图、时序图 4 状态图 2019/2/18 华东交通大学电气学院 付智辉

时序图 电路功能 有效循环的6个状态分别是0～5这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即： 5 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。 电路功能 2019/2/18 华东交通大学电气学院 付智辉

例 写方程式 同步时序电路，时钟方程省去。 1 输出与输入有关，为米利型时序电路。 输出方程： 驱动方程： 2019/2/18 华东交通大学电气学院 付智辉

求状态方程 2 T触发器的特性方程： 将各触发器的驱动方程代入，即得电路的状态方程： 2019/2/18 华东交通大学电气学院 付智辉

计算、列状态表 3 2019/2/18 华东交通大学电气学院 付智辉

画状态图时序图 电路功能 4 由状态图可以看出，当输入X ＝0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即： 5 00→01→10→11→00→… 当X＝1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即： 00→11→10→01→00→… 可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。 5 电路功能 2019/2/18 华东交通大学电气学院 付智辉

例 写方程式 异步时序电路，时钟方程： 1 电路没有单独的输出，为穆尔型时序电路。 驱动方程： 2019/2/18 华东交通大学电气学院 付智辉

求状态方程 2 D触发器的特性方程： 将各触发器的驱动方程代入，即得电路的状态方程： 2019/2/18 华东交通大学电气学院 付智辉

计算、列状态表 3 2019/2/18 华东交通大学电气学院 付智辉

画状态图、时序图 电路功能 4 5 由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即： 000→111→110→101→100→011→010→001→000→… 电路具有递减计数功能，是一个3位二进制异步减法计数器。 2019/2/18 华东交通大学电气学院 付智辉

原始状态图 最简状态图 状态分配 设计要求 检查电路能否自启动 选触发器，求时钟、输出、状态、驱动方程 画电路图 4.2.3 时序逻辑电路的设计方法 时序电路的设计步骤： 3 1 2 原始状态图 最简状态图 状态分配 设计要求 化简 4 检查电路能否自启动 选触发器，求时钟、输出、状态、驱动方程 6 5 画电路图 2019/2/18 华东交通大学电气学院 付智辉

例 建立原始状态图 状态化简 状态分配 设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。 1 2 已经最简。 状态分配 3 已是二进制状态。 2019/2/18 华东交通大学电气学院 付智辉

选触发器，求时钟、输出、状态、驱动方程 4 因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为： 输出方程： 2019/2/18 华东交通大学电气学院 付智辉

不化简，以便使之与JK触发器的特性方程的形式一致。 状态方程 不化简，以便使之与JK触发器的特性方程的形式一致。 2019/2/18 华东交通大学电气学院 付智辉

比较，得驱动方程： 5 电路图 2019/2/18 华东交通大学电气学院 付智辉

检查电路能否自启动 6 将无效状态111代入状态方程计算： 可见111的次态为有效状态000，电路能够自启动。 2019/2/18 华东交通大学电气学院 付智辉

例 建立原始状态图 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输入Y 000000001000110 例 1 建立原始状态图 X/Y 1/0 0/0 设电路开始处于初始状态为S0。 S0 S1 第一次输入1时，由状态S0转入状态S1，并输出0； 0/0 1/0 0/0 0/0 若继续输入1，由状态S1转入状态S2，并输出0； S3 S2 1/1 1/1 如果仍接着输入1，由状态S2转入状态S3，并输出1； 电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。 此后若继续输入1，电路仍停留在状态S3，并输出1。 2019/2/18 华东交通大学电气学院 付智辉

状态化简 状态分配 2 3 S0=00S1=01S2=10 原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。 所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。 2019/2/18 华东交通大学电气学院 付智辉

选触发器，求时钟、输出、状态、驱动方程 4 选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取： 输出方程 状态方程 2019/2/18 华东交通大学电气学院 付智辉

电路图 检查电路能否自启动 比较，得驱动方程： 5 6 将无效状态11代入输出方程和状态方程计算： 电路能够自启动。 2019/2/18 华东交通大学电气学院 付智辉

例 选触发器，求时钟、输出、状态、驱动方程 设计一个异步时序电路，要求如右图所示状态图。 4 选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。 输出方程 2019/2/18 华东交通大学电气学院 付智辉

选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。 FF0每输入一个CP翻转一次，只能选CP。 时钟方程： 选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。 FF0每输入一个CP翻转一次，只能选CP。 FF1在t2、t4时刻翻转，可选Q0。 FF2在t4、t6时刻翻转，可选Q0。 次态卡诺图 2019/2/18 华东交通大学电气学院 付智辉

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电路图 检查电路能否自启动 特性方程： 5 6 将无效状态110、111代入输出方程和状态方程计算： 电路能够自启动。 2019/2/18 华东交通大学电气学院 付智辉

时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。 本节小结： 时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。 时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。 时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等6种方法来描述，它们在本质上是相通的，可以互相转换。 　　时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。 2019/2/18 华东交通大学电气学院 付智辉

4.3 时序单元电路及时序MSI应用 4.3.1 计数器 4.3.2 寄存器 4.3.3 顺序脉冲发生器 退出 2019/2/18 4.3.1 计数器 4.3.2 寄存器 4.3.3 顺序脉冲发生器 退出 2019/2/18 华东交通大学电气学院 付智辉

4.3.1 计数器 一、 二进制计数器 二、 十进制计数器 三、 N进制计数器 退出 2019/2/18 华东交通大学电气学院 付智辉

在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 加法计数器 减法计数器 二进制计数器 可逆计数器 加法计数器 同步计数器 十进制计数器 减法计数器 可逆计数器 计数器 ······ N进制计数器 二进制计数器 异步计数器 十进制计数器 N进制计数器 2019/2/18 华东交通大学电气学院 付智辉

3位二进制同步加法计数器 一、 二进制计数器 1、二进制同步计数器 状态图 一、 二进制计数器 1、二进制同步计数器 3位二进制同步加法计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 时钟方程： 输出方程： 2019/2/18 华东交通大学电气学院 付智辉

FF1在Q0=1时，在下一个CP触发沿到来时翻转。 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=1时，在下一个CP触发沿到来时翻转。 FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。 2019/2/18 华东交通大学电气学院 付智辉

电路图 由于没有无效状态，电路能自启动。 驱动方程 推广到n位二进制同步加法计数器 输出方程 2019/2/18 华东交通大学电气学院 付智辉

3位二进制同步减法计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 时钟方程： 输出方程： 2019/2/18 华东交通大学电气学院 付智辉

FF1在Q0=0时，在下一个CP触发沿到来时翻转。 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=0时，在下一个CP触发沿到来时翻转。 FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。 2019/2/18 华东交通大学电气学院 付智辉

电路图 由于没有无效状态，电路能自启动。 驱动方程 推广到n位二进制同步减法计数器 输出方程 2019/2/18 华东交通大学电气学院 付智辉

3位二进制同步可逆计数器 设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D ＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。 输出方程 2019/2/18 华东交通大学电气学院 付智辉

电路图 2019/2/18 华东交通大学电气学院 付智辉

4位集成二进制同步加法计数器74LS161/163 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。 ④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 2019/2/18 华东交通大学电气学院 付智辉

双4位集成二进制同步加法计数器CC4520 ①CR=1时，异步清零。 ②CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。 ③CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。 ④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。 2019/2/18 华东交通大学电气学院 付智辉

4位集成二进制同步可逆计数器74LS191 U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。 2019/2/18 华东交通大学电气学院 付智辉

4位集成二进制同步可逆计数器74LS193 CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。 2019/2/18 华东交通大学电气学院 付智辉

3位二进制异步加法计数器 2、二进制异步计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 输出方程： 2019/2/18 华东交通大学电气学院 付智辉

时序图 时钟方程： FF0每输入一个时钟脉冲翻转一次， FF1在Q0由1变0时翻转， FF2在Q1由1变0时翻转。 2019/2/18 华东交通大学电气学院 付智辉

3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。 驱动方程： 电路图 2019/2/18 华东交通大学电气学院 付智辉

3位二进制异步减法计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 输出方程： 2019/2/18 华东交通大学电气学院 付智辉

时序图 时钟方程： FF0每输入一个时钟脉冲翻转一次， FF1在Q0由0变1时翻转， FF2在Q1由0变1时翻转。 2019/2/18 华东交通大学电气学院 付智辉

3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。 驱动方程： 电路图 2019/2/18 华东交通大学电气学院 付智辉

二进制异步计数器级间连接规律 2019/2/18 华东交通大学电气学院 付智辉

4位集成二进制异步加法计数器74LS197 ①CR=0时异步清零。 ②CR=1、CT/LD=0时异步置数。 ③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。 2019/2/18 华东交通大学电气学院 付智辉

十进制同步加法计数器 二、 十进制计数器 1、十进制同步计数器 状态图 二、 十进制计数器 十进制同步加法计数器 1、十进制同步计数器 状态图 选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 时钟方程： 输出方程： 2019/2/18 华东交通大学电气学院 付智辉

状态方程 2019/2/18 华东交通大学电气学院 付智辉

将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 比较，得驱动方程： 电路图 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 2019/2/18 华东交通大学电气学院 付智辉

十进制同步减法计数器 状态图 选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 时钟方程： 输出方程： 2019/2/18 华东交通大学电气学院 付智辉

次态卡诺图 状态方程 2019/2/18 华东交通大学电气学院 付智辉

将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 比较，得驱动方程： 电路图 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 2019/2/18 华东交通大学电气学院 付智辉

十进制同步可逆计数器 集成十进制同步计数器 把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。 集成十进制同步计数器 集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。 74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。 74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。 2019/2/18 华东交通大学电气学院 付智辉

十进制异步加法计数器 2、十进制异步计数器 状态图 选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2 、FF3表示。 输出方程： 2019/2/18 华东交通大学电气学院 付智辉

选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。 时序图 选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。 FF0每输入一个CP翻转一次，只能选CP。 时钟方程 FF1在t2、t4、t6、t8时刻翻转，可选Q0。 FF2在t4、t8时刻翻转，可选Q1。 FF3在t8、t10时刻翻转，可选Q0。 2019/2/18 华东交通大学电气学院 付智辉

状态方程 2019/2/18 华东交通大学电气学院 付智辉

将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 比较，得驱动方程： 电路图 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 2019/2/18 华东交通大学电气学院 付智辉

十进制异步减法计数器 状态图 选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 输出方程： 2019/2/18 华东交通大学电气学院 付智辉

选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。 时序图 选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。 FF0每输入一个CP翻转一次，只能选CP。 时钟方程 FF1在t2、t4、t6、t8时刻翻转，可选Q0。 FF2在t4、t8时刻翻转，可选Q1。 FF3在t8、t10时刻翻转，可选Q0。 2019/2/18 华东交通大学电气学院 付智辉

状态方程 2019/2/18 华东交通大学电气学院 付智辉

将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 比较，得驱动方程： 电路图 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 2019/2/18 华东交通大学电气学院 付智辉

集成十进制异步计数器74LS90 2019/2/18 华东交通大学电气学院 付智辉

1、用同步清零端或置数端归零构成N进置计数器 2、用异步清零端或置数端归零构成N进置计数器 （1）写出状态SN-1的二进制代码。 （2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 （1）写出状态SN的二进制代码。 （2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。 2019/2/18 华东交通大学电气学院 付智辉

例 用74LS163来构成一个十二进制计数器。 （1）写出状态SN-1的二进制代码。 SN-1＝S12-1＝S11＝1011 （2）求归零逻辑。 （3）画连线图。 D0～D3可随意处理 D0～D3必须都接0 2019/2/18 华东交通大学电气学院 付智辉

例 用74LS197来构成一个十二进制计数器。 （1）写出状态SN的二进制代码。 SN＝S12＝1100 （2）求归零逻辑。 （3）画连线图。 D0～D3可随意处理 D0～D3必须都接0 2019/2/18 华东交通大学电气学院 付智辉

例 用74LS161来构成一个十二进制计数器。 SN＝S12＝1100 SN-1＝S11＝1011 D0～D3可随意处理 2019/2/18 华东交通大学电气学院 付智辉

3、提高归零可靠性的方法 2019/2/18 华东交通大学电气学院 付智辉

2019/2/18 华东交通大学电气学院 付智辉

二、M>16的任意进制计数器的设计（2片74LS161级联） 00000000 … 10010010 同步级联 2019/2/18 华东交通大学电气学院 付智辉

这里也可以采用置数法，由于置数是同步的，不用设置过渡状态 清零法（异步），设置过渡状态 这里也可以采用置数法，由于置数是同步的，不用设置过渡状态 2019/2/18 华东交通大学电气学院 付智辉

异步级联 2019/2/18 华东交通大学电气学院 付智辉

??? 2019/2/18 华东交通大学电气学院 付智辉

三、用8421BCD码计数 用74LS160实现，方法同前面 2019/2/18 华东交通大学电气学院 付智辉

也可以考虑用同步级联，但是CO端都没有输出 用74LS161实现60进制计数 … 00 59 也可以考虑用同步级联，但是CO端都没有输出 2019/2/18 华东交通大学电气学院 付智辉

认真预习、设计好电路图 实验6 集成计数器及其应用 器件：74LS161 2片 与非门若干（设计时选定） 实验内容： 实验6 集成计数器及其应用 器件：74LS161 2片 与非门若干（设计时选定） 实验内容： 测试74LS161功能（自己拟定记录表格） 用1片74LS161实现模M=9的计数器 1) 用清零法实现 2) 用置数法实现，状态为 1010 1011 1100 1101 1110 1111 3. 用2片74LS161实现60进制、24进制的8421BCD码计数 0011 0010 0001 0000 00~59 00~23 认真预习、设计好电路图 2019/2/18 华东交通大学电气学院 付智辉

异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。 4、计数器容量的扩展 异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。 100进制计数器 2019/2/18 华东交通大学电气学院 付智辉

60进制计数器 64进制计数器 2019/2/18 华东交通大学电气学院 付智辉

同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。 12位二进制计数器（慢速计数方式） 2019/2/18 华东交通大学电气学院 付智辉

12位二进制计数器（快速计数方式） 在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。 2019/2/18 华东交通大学电气学院 付智辉

本节小结： 　　计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。 　　计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。 2019/2/18 华东交通大学电气学院 付智辉

4.3.2 寄存器 一、基本寄存器 二、移位寄存器 三、寄存器的应用 退出 2019/2/18 华东交通大学电气学院 付智辉

在数字电路中，用来存放二进制数据或代码的电路称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。 按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 2019/2/18 华东交通大学电气学院 付智辉

一、 基本寄存器 1、单拍工作方式基本寄存器 无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有： 2019/2/18 华东交通大学电气学院 付智辉

（2）送数。CR=1时，CP上升沿送数。即有： 2、双拍工作方式基本寄存器 （1）清零。CR=0，异步清零。即有： （2）送数。CR=1时，CP上升沿送数。即有： （3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。 2019/2/18 华东交通大学电气学院 付智辉

二、 移位寄存器 4位右移 移位寄存器 1、单向移位寄存器 并行输出 时钟方程： 驱动方程： 状态方程： 2019/2/18 二、 移位寄存器 4位右移 移位寄存器 1、单向移位寄存器 并行输出 时钟方程： 驱动方程： 状态方程： 2019/2/18 华东交通大学电气学院 付智辉

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4位左移 移位寄存器 并行输出 时钟方程： 驱动方程： 状态方程： 2019/2/18 华东交通大学电气学院 付智辉

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（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。 单向移位寄存器具有以下主要特点： （1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。 （2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。 （3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。 2019/2/18 华东交通大学电气学院 付智辉

2、双向移位寄存器 M=0时右移 M=1时左移 2019/2/18 华东交通大学电气学院 付智辉

3、集成双向移位寄存器74LS194 2019/2/18 华东交通大学电气学院 付智辉

三、 寄存器的应用 1、环形计数器 结构特点 即将FFn-1的输出Qn-1接到FF0的输入端D0。 工作原理 三、 寄存器的应用 1、环形计数器 结构特点 即将FFn-1的输出Qn-1接到FF0的输入端D0。 工作原理 根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。 2019/2/18 华东交通大学电气学院 付智辉

能自启动的4位环形计数器 状态图 2019/2/18 华东交通大学电气学院 付智辉

由74LS194构成的能自启动的4位环形计数器 时序图 2019/2/18 华东交通大学电气学院 付智辉

即将FFn-1的输出Qn-1接到FF0的输入端D0。 2、扭环形计数器 结构特点 即将FFn-1的输出Qn-1接到FF0的输入端D0。 状态图 2019/2/18 华东交通大学电气学院 付智辉

能自启动的4位扭环形计数器 2019/2/18 华东交通大学电气学院 付智辉

寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。 本节小结： 　　寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。 　　寄存器分为基本寄存器和移位寄存器两大类。基本寄存器的数据只能并行输入、并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出，串行输入、串行输出，并行输入、串行输出，串行输入、并行输出。 　　寄存器的应用很广，特别是移位寄存器，不仅可将串行数码转换成并行数码，或将并行数码转换成串行数码，还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路。 2019/2/18 华东交通大学电气学院 付智辉

4.3.3 顺序脉冲发生器 一、 计数型顺序脉冲发生器 二、 移位型顺序脉冲发生器 退出 2019/2/18 华东交通大学电气学院 付智辉

一、 计数器型顺序脉冲发生器 在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。前面介绍过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器。 一、 计数器型顺序脉冲发生器 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。 2019/2/18 华东交通大学电气学院 付智辉

译码器 电路图 计数器 时序图 2019/2/18 华东交通大学电气学院 付智辉

用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器。 2019/2/18 华东交通大学电气学院 付智辉

二、 移位型顺序脉冲发生器 移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。 2019/2/18 华东交通大学电气学院 付智辉

时序图 2019/2/18 华东交通大学电气学院 付智辉

本节小结： 　在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这些控制信号在时间上有一定的先后顺序。通常采取的方法是，用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲，以控制系统各部分协调地工作。 　顺序脉冲发生器分计数型和移位型两类。计数型顺序脉冲发生器状态利用率高，但由于每次CP信号到来时，可能有两个或两个以上的触发器翻转，因此会产生竞争冒险，需要采取措施消除。移位型顺序脉冲发生器没有竞争冒险问题，但状态利用率低。 2019/2/18 华东交通大学电气学院 付智辉

3.6 随机存取存储器（RAM） 3.6.1 RAM的结构 3.6.2 RAM容量的扩张 退出 2019/2/18 华东交通大学电气学院 付智辉

3.6.1 RAM的结构 RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。RAM中的每个寄存器称为一个字，寄存器中的每一位称为一个存储单元。寄存器的个数（字数）与寄存器中存储单元个数（位数）的乘积，叫做RAM的容量。按照RAM中寄存器位数的不同，RAM有多字1位和多字多位两种结构形式。在多字1位结构中，每个寄存器都只有1位，例如一个容量为1024×1位的RAM，就是一个有1024个1位寄存器的RAM。多字多位结构中，每个寄存器都有多位，例如一个容量为256×4位的RAM，就是一个有256个4位寄存器的RAM。 2019/2/18 华东交通大学电气学院 付智辉

用以决定访问 哪个字单元 由大量寄存器 构成的矩阵 用以决定对 被选中的单元 是读还是写 读出及写入 数据的通道 用以决定芯 片是否工作 2019/2/18 华东交通大学电气学院 付智辉

Y1＝1，X2＝1，位于X2和Y1交叉处的字单元可以进行读出或写入操作，而其余任何字单元都不会被选中。 容量为256×4 RAM的存储矩阵 存储单元 每根行选择线选择一行 每根列选择线选择一个字列 1024个存储单元排成 32行×32列的矩阵 Y1＝1，X2＝1，位于X2和Y1交叉处的字单元可以进行读出或写入操作，而其余任何字单元都不会被选中。 2019/2/18 华东交通大学电气学院 付智辉

地址的选择通过地址译码器来实现。地址译码器由行译码器和列译码器组成。行、列译码器的输出即为行、列选择线，由它们共同确定欲选择的地址单元。 0 0 1 00010 256×4 RAM存储矩阵中，256个字需要8位地址码A7～A0。其中高3位A7～A5用于列译码输入，低5位A4～A0用于行译码输入。A7～A0=00100010时，Y1=1、X2=1，选中X2和Y1交叉的字单元。 2019/2/18 华东交通大学电气学院 付智辉

集成2kB×8位RAM6116 写入控制端 输出使能端 片选端 2019/2/18 华东交通大学电气学院 付智辉

3.6.2 RAM容量的扩展 输入／输出（I/O）分开 使用作为字的各个位线 位扩展 将地址线、读／写线和 片选线对应地并联在一起 2019/2/18 华东交通大学电气学院 付智辉

输入／输出（I/O）线并联 字扩展 要增加的地址线A10～A12 与译码器的输入相连， 译码器的输出分别接至 8片RAM的片选控制端 2019/2/18 华东交通大学电气学院 付智辉

本节小结： 　　随机存取存储器（RAM）可以在任意时刻、对任意选中的存储单元进行信息的存入（写入）或取出（读出）操作。与只读存储器ROM相比，RAM最大的优点是存取方便，使用灵活，既能不破坏地读出所存信息，又能随时写入新的内容。其缺点是一旦停电，所存内容便全部丢失。 　　RAM由存储矩阵、地址译码器、读／写控制电路、输入／输出电路和片选控制电路等组成。实际上RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。 　　当单片RAM不能满足存储容量的要求时，可以把若干片RAM联在一起，以扩展存储容量，扩展的方法有位扩展和字扩展两种，在实际应用中，常将两种方法相互结合来达到预期要求。 2019/2/18 华东交通大学电气学院 付智辉