《数字示波器》作品解析 一、题意分析 二、实时数字示波器的设计 三、等效采样方式及实现 四、输入电路通道的设计 五、赛况简要分析

数字示波器（本科C题） 设计并制作一台具有实时采样方式和等效采样方式的数字示波器，示意图如图所示。 1．A/D转换器最高采样速率限定为1MSa/s，并要求设计独立的取样保持电路。 2．显示部分可采用通用示波器，也可采用液晶显示器。

一、题意分析 题目主要要求 （1）频率范围为10Hz～10MHz，实时采样速率≤1MSa/s，等效采样速率≥200MSa/s。 竞赛的第1步是选题，选题要用理性分析代替凭感觉选题。 题目主要要求 分析时，先找出主要指标，然后分析其实现的可能性。 （1）频率范围为10Hz～10MHz，实时采样速率≤1MSa/s，等效采样速率≥200MSa/s。 （2）垂直分辨率为8bits，垂直灵敏度含1V/div、0.1V/div、2mV/div 三档。电压测量误差≤5%。在2mV/div档，输入短路时的输出噪声峰-峰值小于2mV。 （3）扫描速度含20ms/div、2μs /div、100 ns/div三档，波形周期测量误差≤5%。水平显示分辨率≥20点/ div。 1、A/D转换器最高采样速率限定为1MSa/s。 2、显示部分可采用通用示波器，也可采用液晶显示器。

一、题意分析 数字示波器的两个重要技术指标 频带宽度： 当示波器输入不同频率的等幅正弦信号时，屏幕上显示的信号幅度下降3dB所对应的输入信号上、下限频率之差，称为示波器的频带宽度，单位为MHz或GHz。 采样速率： 单位时间内在不连续的时间点上获取模拟输入量并进行量化的次数，单位用Sa/s（ Sampling/s ）表示。 根据取样定理，采样速率应≥信号最高频率分量的2倍。 当数字示波器采用点显示方式时，为保证显示波形的分辨率， 其 “倍数”应取10～20；采用插值显示时，“倍数”应取2.5～10

（2）垂直灵敏度含1V/div、0.1V/div、2mV/div 三档。 （1）频率范围为10Hz～10MHz，实时采样速率≤1MSa/s，等效采样速率≥200MSa/s。（限定A/D转换器最高采样速率为1MSa/s） （2）垂直灵敏度含1V/div、0.1V/div、2mV/div 三档。 （3）扫描速度含20ms/div、2μs /div、100 ns/div三档。 （显示屏刻度为8 div×10div，垂直分辨率为8bit，水平显示分辨率≥20点/ div） 设计应采用点显示方式，且采样速率≥信号最高频率分量的20倍。则当输入信号频率≤50KHz时，采用实时采样方式，当输入信号频率范围为 50KHz～50KHz时，采用等效采样方式 如果A/D转换器最大输入电压范围为0～ 2V，则输入电路中放大器的放大倍数为125倍,带宽为10MHz. 采样与保持电路输入信号的最高频率为10MHz

一、题意分析 本题可分解为三个主要问题： 获全国一等奖的作品均能很好地完成前两个问题，区别仅在完成第三个问题的程度不同。 设计一个采用实时采样方式的数字示波器，要求最高采样速率为1MSa/s，输入信号频率范围为10Hz～ 50KHz，并具有“存储/调出”、“单次触发”等功能。 设计一个采用等效采样方式的数字示波器，要求最高等效采样速率为200MSa/s，输入信号频率 50KHz ～ 10MHz。 设计一个放大倍数约125倍、带宽为10MHz的宽带宽放大器 获全国一等奖的作品均能很好地完成前两个问题，区别仅在完成第三个问题的程度不同。

二、实时数字示波器的设计 数字示波器的采样方式： 实时采样方式 等效采样方式 顺序采样方式 随机采样方式 现代数字示波器多数采用 ”实时采样方式+随机采样方式” 在获得全国一等奖的五个作品中: 四个作品采用 ”实时采样方式+顺序采样方式” 一个作品采用 ”实时采样方式+随机采样方式”

二、实时数字示波器的设计 实时采样方式： 所有采样点的采集都是按照一个固定的次序，并且这个采样的次序和采样点在示波器屏幕上出现的次序是相同的。 只要一个触发事件就可以启动全部的采集动作。 触发一次

二、实时数字示波器的设计 实时数字示波器的设计方案： ① 波形的采集与存储 ② 波形的显示 ③ 波形数据的处理

① 波形的采集与存储： 由时钟、t/div控制器、写地址计数器、RAM读写控制等组成。 ① 波形的采集与存储： 由时钟、t/div控制器、写地址计数器、RAM读写控制等组成。 t/div控制器：实际上是一个分频器，产生一个与设定“t/div”量程对应的频率，用作A/D采样频率和写地址计数器的输入频率。 写地址计数器：实际上是一个二进制计数器，用于产生一个对应的写RAM地址。

① 波形的采集与存储： t/div控制器：实际上是一个分频器，产生一个与设定“t/div”量程对应的频率，用作A/D采样频率和写地址计数器的输入频率。 已知屏幕水平方向有10格（div），且20点/div。则采用点显示时（不做插值运算），屏幕水平方向显示点数N=200。 设扫描速度为t/div，相对应的采样率为 f，则20ms/div对应的采样率应为1kSa/s，即 扫描速度（div） 20ms 200μs 20μs 2μs 100ns 采样速率（MSa/s） 0.001 0.1 1 - 等效采样速率（MSa/s） 10 200

① 波形的采集与存储： 写地址计数器：实际上是一个二进制计数器，用于产生一个对应的写RAM地址。 ① 波形的采集与存储： 写地址计数器：实际上是一个二进制计数器，用于产生一个对应的写RAM地址。 已知屏幕水平方向有10格，且20点/div。则屏幕水平方向显示点数N=200。写地址计数器应采用八位二进制计数器即可。 即本题采样存储器的存储深度为200

每个触发信号能启动一次数据采集与写入RAM的过程∶ 一方面， 控制器产生一个与设定“t/div”量程对应的采样频率，使A/D按设定的采样频率转换，得到一串8位数据流；另一方面，控制器产生写使能信号W送至RAM，使写地址计数器按顺序递增, 确保每个数据写入到相应的存储单元中。 一旦200个单元写满， 一个写入循环就完成了。

二、实时数字示波器的设计 实时数字示波器的设计方案： ① 波形的采集与存储 ② 波形的显示 ③ 波形数据的处理

② 波形的显示 一方面，读地址计数器提供连续的RAM 读地址，依次将存储器中的波形数据送至D/A转换器恢复为模拟信号Ｙ(ｔ)，然后送至示波器CRT的Y轴； 另一方面， 读地址计数器提供的地址同时经另一D/A转换器形成锯齿阶梯波送至CRT的X轴，作同步的扫描信号Ｘ(ｔ)。 于是在CRT屏幕上便形成了被测试模拟信号的波形。

二、实时数字示波器的设计 ② 波形的显示 波形的显示与波形的采集与存储在管理上是分离的，即不管数据以何种速度写入到存储器中，存储器中存储的数据均以固定的速度不断地读出。 对于频率极低的信号。可以用较慢的扫描速度进行采集，而以相对快的速度读出显示，这样我们就可以无闪烁的观察极慢信号， 这是模拟示波器无能为力的。 对于观测极快信号来说，可以用较快的扫描速度进行采集，而以相对慢的速度读出显示，不但可以获得清淅而稳定波形，而且不需要带宽很高的阴极射线示波管（带宽高的示波管价格高，且一般显示精度和稳定性都较低）。

三、等效采样方式及实现 1、顺序等效采样方式 顺序等效采样要求：每次触发在每个周期波形上只采样一点，且每次延迟一个已知的△t 时间。 顺序采样能以低的采样速度获得高的被测信号带宽。

1、顺序等效采样方式 两个难点： 高速取样及窄取样脉冲的产生：本题要求被测信号带宽为0~10MHz，因此要求取样脉冲的底宽应不大于45ns。 精确△t的产生：本题要求最高等效采样率为200MHz，因此最小的△t应为5ns。

1、顺序等效采样方式 顺序等效采样数字示波器设计方案 两个关键技术： ① 高速取样门及窄取样脉冲的产生， ① 高速取样门及窄取样脉冲的产生， ② 产生精确的△t ——— 步进延迟电路，

1、顺序等效采样方式 ① 高速取样门及取样脉冲的产生 高速取样门 示波器的带宽主要取决取样门，取样脉冲要足够窄。 ① 高速取样门及取样脉冲的产生 示波器的带宽主要取决取样门，取样脉冲要足够窄。 根据取样示波器的设计原理，取样脉冲的底宽 与带宽 fBW 的关系为： 本题 fBW = 10MHz，计算得 = 45ns. 实际脉宽应考虑小于15ns 高速取样门 取样脉冲要足够窄； VD：采用高速开关二极管；

1、顺序等效采样方式 ① 高速取样门及取样脉冲的产生 高速取样示例： （100MHz, 带宽5ns） 四管平衡取样门电路

参赛作品广泛采用采样保持电路作为高速取样门 应选择符合题目要求的采保电路芯片，特别注意速度方面的性能指标！ V3 V1 V2 logic 采样阶段：logic=0， 模拟开关闭合，故V1＝ V2 ＝V3，同时V2很快对Ch充电. 保持阶段： logic＝1， 模拟开关断开，由于V2无放电回路，Ch上电压值基本不变，故使V3值得以保存。

① 高速取样门及取样脉冲的产生 参赛作品广泛采用采样保持电路作为高速取样门 孔径时间（TAP）： ① 高速取样门及取样脉冲的产生 参赛作品广泛采用采样保持电路作为高速取样门 孔径时间（TAP）： 在保持命令发出后至开关完全断开的称孔径时间，这一延迟会产生一个幅度误差（孔径误差） 孔径时间抖动（ΔTAP） ： 指孔径时间变化的范围。如果改善保持命令发出的时间，可将孔径时间的影响消除，因而在模拟通道中可以仅考虑孔径时间抖动对采样频率的影响。其可数字化最高正弦信号频率为 本题：fmax=10MHz，对于一个8bit（M=8）系统，要求采样保持电路的ΔTAP应小于125ps

如果改善保持命令发出的时间，可将孔径时间的影响消除，因而在模拟通道中可以仅考虑孔径时间抖动对采样频率的影响。

高速取样门及取样脉冲的产生 信息工程大学作品采用的方案 AD783的孔径时间抖动 ΔTAP = 50ps 采用AD783构建采样保持电路，由FPGA控制其采样保持时钟，使其频率与ADC采样时钟同步，相位超前π/25。 AD783的孔径时间抖动 ΔTAP = 50ps

高速取样门及取样脉冲的产生 武汉大学作品采用的方案 选用高输入阻抗的运放LM7171以射级跟随器的形式实现信号的隔离，模拟开关S选用TI公司的模拟开关TS12A4515，电容选用低漏电型100pF聚苯电容。其中，TS12A4515的导通电阻为20Ω, 频率响应为20MHz ~ 250MHz。

1、顺序等效采样方式 顺序等效采样数字示波器设计方案 两个关键技术： ① 高速取样门及窄取样脉冲的产生， ① 高速取样门及窄取样脉冲的产生， ② 产生精确的△t ——— 步进延迟电路，

1、顺序等效采样方式 关键技术之二：步进延迟电路（产生精确的△t） 采用分离元件组成的步进延迟电路 采用专用大规模集成电路芯片组成的步进延迟电路 采用纯数字方法 采用分离元件组成的步进延迟电路

1、顺序等效采样方式 采用分离元件组成的步进延迟电路 触发脉冲经斜波发生器产生与触发脉冲同的斜波，阶梯波发生器产生相应频率的阶梯波。 斜波与阶梯波在比较器进行比较，当波幅度达到阶梯波电平时，比较器产生步进脉冲信号， 的延时时间，

① ② ③ ①②③

采用专用大规模集成电路芯片组成的步进延迟电路 典型芯片之一：AD9500 采用分离元件组成的步进延迟电路 采用专用大规模集成电路芯片组成的步进延迟电路 典型芯片之一：AD9500 主要特点： 最小Δt：10ps 内置DAC 采用ECL电路

采用分离元件组成的步进延迟电路 采用专用大规模集成电路芯片组成的步进延迟电路 AD9500的典型应用示例：

采用纯数字方法（参赛队普遍采用该方法） 设被测信号频率为10MHz，等效采样率为200MHz（5ns）。 则在顺序等效采样中，应取T=100ns，Δt=5ns 那么，……………… 上述过程可用FPGA实现，其工作时钟频率应为 200MHz 如果被测信号频率进一步提高，则FPGA的工作时钟频率也需要进一步提高。使该方法的应用有很大的限制。

三、等效采样方式及实现 2、随机等效采样方式

1、随机等效采样方式 采样时，也需要经过多次扫描，并且每次扫描的触发点是一致的。与顺序等效采样方式不同的是：每次扫描采集多个采样点，并且每次扫描的触发点与其后的第一个采样点之间的时间（t1、t2、t3 …）是随机的。 波形重组时，首先精确短时间t1、t2、t3 …，然后以触发点为基准，由计算机按时间先后的次序将数据重新排列，并写入显示存储器相应的地址单元中。

2、随机等效采样方式 难点：短时间测量 由于被测时间极短，很难直接测量，一般采用精密的内插器进行扩展后再进行测量。内插器主要由相位检测、时间展宽、方波转换和时间测量四个部分。 相位检测主要完成触发时刻与触发后第一个采样点间的时间间隔Tx；时间展宽部分主要完成将Tx按一定的比例展宽成锯齿波，展宽比由放电电流与充电电流之比来决定；--------- 学生作品未做说明

四、输入通道电路的设计 要求：垂直灵敏度含1V/div、0.1V/div、2mV/div 三档 垂直分辨率为8bits，显示屏的刻度为8 div×10div， ① 对应被测信号的最大幅度分别是 8V、0.8V 、16mV 。 ② 如果选择的A/D转换器最大输入电压幅度为1V，计算得到对应的输入电路的增益应分别为0.125、1.25、62.5。 垂直灵敏度 1V/div 0.1V/div 2mV/div 前级增益 0.125 1.25 62.5

垂直灵敏度 1V/div 0.1V/div 2mV/div 前级增益 0.125 1.25 62.5 1 V /div档: 0.125 × 1 × 1 = 0.125 0.1V/div档: 1 × 1 × 1.25 = 1.25 2mV/div档: 1 × 8 × 7.8 = 125 示波器通道放大器: ① 每级放大器的放大倍数一般应小于10；且每级放大器件应具有足够的增益带宽积 ② 第一级放大应考虑低噪声,后级放大应具有足够的压摆率。

例一、武汉大学方案 垂直 灵敏度 2 mV/div 0.1 V/div 1 V/div 前级增益 312.5 6.25 0.625 A/D转换器选用MAX118： 采样速率为1MS/s， 输入电压范围为0～5V ×.625 ×6.25 阻抗转换 ×312.5（两级）

A/D转换器输入电压范围为0~5V，然而由输入电路归一化后送来的双极牲信号最大幅度范围为－2. 5V~＋2 A/D转换器输入电压范围为0~5V，然而由输入电路归一化后送来的双极牲信号最大幅度范围为－2.5V~＋2.5V，为此应在A/D转换器之前加上一个电平变換电路，将辐度范国为－2.5V~＋2.5V 的信号变換为0~5V 之间。

例一、武汉大学方案 2 mV/div 档垂直灵敏度的误差超标！ 增益为312的放大器未达预定指标！ 表3 1V/div档垂直灵敏度 Fin(Vpp=4V) V实测(格数) 误差 10Hz 4 1KHz 100KHz 1MHz 10MHz 3.9 2.5％ 2 mV/div 档垂直灵敏度的误差超标！ 增益为312的放大器未达预定指标！ 表4 0.1V/div档垂直灵敏度 表5 2mV/div档垂直灵敏度 Fin(Vpp=0.4V) V实测（格数） 误差 10Hz 4 1KHz 100KHz 1MHz 3.9 2.5％ 10MHz 3.8 5％ Fin(Vpp=16mV) V实测（格数） 误差 10Hz 7.8 2.5％ 1KHz 7.6 5％ 100KHz 7.4 7.5％ 1MHz 4.6 85％ 10MHz 3.8 105％

例二、解放军信息工程大学方案 A/D转换器选用AD7822 输入电压范围为 0～2V 垂直灵敏度 1V/div 0.1V/div 2mV/div 前级增益 0.25 2.5 125 实际作品中，放大倍数设计为 0.1，1，50 ，然后通过微调模拟示波器的垂直灵敏度来保证显示8格。？？？ ×0.1 ×1 阻抗转换 运放选用OPA690 ： 采样速率为1MS/s， 增益带宽积为 500MHz ×11 ×4.5

例二、解放军信息工程大学方案 垂直灵敏度1V/div，信号峰峰值VPP=5V 频率 实测周期 误差 实测Vpp 10Hz 99.55ms 0.45% 5.00 0.00% 100kHz 9.67us 3.30% 5.01 0.20% 50Hz 20.08ms 0.40% 5.02 500kHz 1.96us 2.00% 5.11 2.20% 10kHz 99.16us 0.84% 5.04 0.80% 1MHz 997.5ns 0.25% 5.06 1.20% 50kHz 20.01us 0.05% 10MHz 98.75ns 1.25% 5.23 4.60% 垂直灵敏度0.1V/div，信号峰峰值VPP=5mV 频率 实测周期 误差 实测Vpp 10Hz 99.49ms 0.51% 0.50 0.00% 100kHz 9.67us 3.30% 0.51 2.00% 50Hz 20.07ms 0.35% 500kHz 1.96us 10kHz 99.14us 0.86% 1MHz 995.0ns 0.50% 50kHz 20.01us 0.05% 10MHz 98.75ns 1.25%

垂直灵敏度2mV/div，信号峰峰值VPP=10mV 例二、解放军信息工程大学方案 垂直灵敏度2mV/div，信号峰峰值VPP=10mV 频率 实测周期 误差 实测Vpp 10Hz 99.51ms 0.49% 10.13 1.30% 100kHz 9.67us 3.30% 10.04 0.40% 50Hz 20.07ms 0.35% 10.03 0.30% 500kHz 1.96us 2.00% 10kHz 99.16us 0.84% 9.87 1MHz 997.5ns 0.25% 9.82 1.80% 50kHz 20.01us 0.05% 10MHz 98.75ns 1.25% 9.67 短路噪声 噪声峰峰值VPP=0.55mV 结论： 1、所有量程的电压测量误差≤5%，系统模拟带宽大于10MHz。 2、示波器的垂直分辨率为7bit，未达预定指标，相当于使用了一只7位 A/D 转换器

五、赛况简要分析 等效采样技术、 高速取样技术、 宽带低噪放大器设计 本题命题是在2001年“简易数字存储示波器”命题的基础上，增加以下三个知识点而形成的： 等效采样技术、 高速取样技术、 宽带低噪放大器设计

五、赛况简要分析 * 等效采样概念及实现技术 现代数字示波器中广泛采用了等效采样技术。等效采样的概念在相关教材和文献中有完整的描述，但没有给出具体的实现电路，因而要求学生具有运用所学的知识建立一个等效采样实现方案的能力。 评测结果表明，凡是评为全国奖的作品都能达到这个要求，评为省一等奖的作品基本上能达到这个要求，而且大部分学生采用了基于FPGA的顺序式等效采样的解决方案，表明这些学生已具备了很强的可编程逻辑器件设计能力。

五、赛况简要分析 * 高速取样技术 本题限定A/D转换器的最高采样速率为1MHz，但位于A/D转换器前方的采样保持电路应具有处理频率高达10MHz模拟信号的高速取样能力。 获全国一等奖的作品都采用了相应的高速取样芯片、高速模拟开关（例AD783、TS12A4515）及相应的技术。但是，许多作品没有注意到这点，而采用了通用的采保电路或模拟开关（例LF398等），因而作品在高频端的指标不能达到设计要求。

五、赛况简要分析 * 宽带低噪放大器的设计 本题要求被测信号频率范围为10Hz～ 10MHz，因此将涉及10MHz宽带放大器的设计；发挥部分要求垂直灵敏度提高到2mV/div，因此该宽带放大器要求最大放大倍数应达100倍以上（假定A/D转换器输入电压范围为0～2V）,且输入短路时的输出噪声峰-峰值小于2mV。。 获全国一等奖的作品基本上能达到以上要求，但部分作品放大器的带宽仅达到几MHz；部分作品放大器的带宽虽然能到10MHz，但输入短路时的噪声超过了2mV。

五、赛况简要分析 设计时,要特别注意在分清题意基础上选择好核心核心. 本题应重点选择好以下4款芯片: 宽带低噪运放芯片 高速采样保持电路芯片 A/D转换器(低输入电压范围) 集成等效采样处理芯片

本文提供的设计实例及实验数据，部分来源于实验，部分取自测试学生作品时的记录。 五、赛况简要分析 本文提供的设计实例及实验数据，部分来源于实验，部分取自测试学生作品时的记录。 错误之处，敬请批评指正。谢谢！