第5章 触发器 5.1 基本RS触发器 5.2 时钟控制的触发器 5.3 集成触发器 5.4 触发器的逻辑符号及时序图

5.1 基本RS触发器 5.1.1 电路结构和工作原理 图 5 – 1 基本RS触发器

基本RS触发器是构成各种功能触发器的基本单元，所以称为基本触发器。它可以用两个与非门或两个或非门交叉耦合构成。图5 - 1(a)是用两个与非门构成的基本RS触发器，它有两个互补输出端Q和Q，一般用Q端的逻辑值来表示触发器的状态。Q=1，Q =0时，称触发器处于1状态；Q=0, Q=1时，称触发器处于0状态。RD、SD为触发器的两个输入端(或称激励端)。当输入信号RD、SD不变化(即RDSD=11)时，该触发器必定处于Q=1或Q=0的某一状态保持不变，所以它是具有两个稳定状态的双稳态触发器。

当输入信号变化时，触发器可以从一个稳定状态转换到另一个稳定状态。我们把输入信号作用前的触发器状态称为现在状态(简称现态)，用Qn和Qn(或Q、Q)表示，把在输入信号作用后触发器所进入的状态称为下一状态(简称次态)，用Qn+1和Qn+1表示。 因此根据图5 - 1(a)电路中的与非逻辑关系，可以得出以下结果： ① 当RD=0，SD=1时，无论触发器原来处于什么状态， 其次态一定为0，即Qn+1=0，Qn+1=1，称触发器处于置0(复位)状态。 ② 当RD=1，SD=0时，无论触发器原来处于什么状态，其次态一定为1，即Qn+1=1，Qn+1=0，称触发器处于置1(置位)状态。

③ 当RD=1，SD=1时，触发器状态不变，即Qn+1=Qn，Qn+1=Qn，称触发器处于保持(记忆)状态。  ④ 当RD=0，SD=0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当RD、SD同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Qn+1=Ø，这种情况是不允许的。因此规定输入信号RD、SD不能同时为0，它们应遵循RD+SD=1的约束条件。  

从以上分析可见，基本RS触发器具有置0、置1和保持的逻辑功能，通常SD称为置1端或置位(SET)端，RD称为置0或复位(RESET)端，因此该触发器又称为置位—复位(SetReset)触发器或RDSD触发器，其逻辑符号如图5-1(b)所示。 因为它是以RD和SD为低电平时被清0和置1的，所以称RD、 SD低电平有效，且在图5-1(b)中RD、SD的输入端加有小圆圈。

5.1.2 基本RS触发器的功能描述方法 1. 状态转移真值表(状态表)  将触发器的次态Qn+1与现态Qn、输入信号之间的逻辑关系用表格形式表示出来，这种表格就称为状态转移真值表， 简称状态表。根据以上分析，图5 - 1(a)基本RS触发器的状态转移真值表如表5-1(a)所示，表5-1(b)是它的简化表。它们与组合电路的真值表相似，不同的是触发器的次态Qn+1不仅与输入信号有关，还与它的现态Qn有关，这正体现了时序电路的特点。

表 5 – 1 基本RS触发器状态表 n

图 5 – 2 次态卡诺图

2. 特征方程(状态方程)  描述触发器逻辑功能的函数表达式称为特征方程或状态方程。对图5-2次态卡诺图化简，可以求得基本RS触发器的特征方程为 (约束条件) 特征方程中的约束条件表示RD和SD不允许同时为0，即RD和SD总有一个为1。

3. 状态转移图(状态图)与激励表 状态转移图是用图形方式来描述触发器的状态转移规律。 图5 - 3为基本RS触发器的状态转移图。图中两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号作用下状态转移的方向，箭头旁的标注表示转移条件。 激励表(也称驱动表)是表示触发器由当前状态Qn转至确定的下一状态Qn+1时，对输入信号的要求。基本RS触发器的激励表如表5-2所示。

图 5 – 3 基本RS触发器的状态图

表 5 – 2 基本RS触发器的激励表 Qn Q n+1 RD SD 0 0 0 1 1 0 1 1 × 1 1 0 0 1 1 ×

4. 波形图 工作波形图又称时序图，它反映了触发器的输出状态随时间和输入信号变化的规律，是实验中可观察到的波形。 图 5 – 4 基本RS触发器波形图

5.2 时钟控制的触发器 5.2.1 钟控RS触发器 钟控RS触发器是在基本RS触发器基础上加两个与非门构成的，其逻辑电路及逻辑符号分别如图5-5(a)、(b)所示。图中C、D门构成触发引导电路，R为置0端，S为置1端，CP为时钟输入端。  从图5-5(a)看出，其中基本RS触发器的输入函数为

当CP=0时，C、D门被封锁，RD=1，SD=1，由基本RS触发器功能可知，触发器状态维持不变。  当CP=1时，RD=R, SD=S，触发器状态将发生转移。将RD、SD代入基本RS触发器的特征方程式(5 - 1)中，可得出钟控RS触发器的特征方程为 (5-2) (约束条件) 其中RS=0表示R与S不能同时为1。该方程表明当CP=1时， 钟控RS触发器的状态按式(5-2)转移，即时钟信号为1时才允许外输入信号起作用。

同理还可得出CP=1时，钟控RS触发器的状态转移真值表、 激励表分别如表5-3和表5-4所示，状态转移图、时序图分别如图5 - 6(a)、 (b)所示。  钟控RS触发器是在R和S分别为1时清“0”和置“1”，称为R、S高电平有效，所以逻辑符号的R、S输入端不加小圆圈。 表 5 – 3 钟控RS触发器状态转移真值表 R S Qn+1 0 0 0 1 1 0 1 1 Qn 1 ×

表 5 – 4 钟控RS触发器激励表 Qn Qn+1 RD SD 0 0 0 1 1 0 1 1 × 1 0 1 1 0 0 ×

图 5 – 6 钟控RS触发器的状态图和波形图 (a) 状态转移图； (b) 时序波形

5.2.2 钟控D触发器 为了解决R、S之间有约束问题，可以将图5-5(a)钟控RS触发器的R端接至D门的输出端，并将S改为D，便构成了图5-7(a)所示的钟控D触发器，其逻辑符号如图5 -7(b)所示。图5 -7(a)中，门A和B组成基本触发器，门C和D组成触发引导门。基本触发器的输入为 当CP=0时，SD=1，RD=1，触发器状态维持不变。

当CP=1时，SD= D ，RD=D，代入基本RS触发器的特征方程得出钟控D触发器的特征方程为 同理，可以得出钟控D触发器在CP=1时的状态转移真值表(表5 - 5)、激励表(表5 - 6) 和状态图(图5 - 8)。 钟控D触发器在时钟作用下，其次态Qn+1始终和D输入一致，因此常把它称为数据锁存器或延迟(Delay)触发器。由于D触发器的功能和结构都很简单，因此目前得到普遍应用。

图 5 - 7D触发器 (a) 逻辑电路； (b) 逻辑符号

图 5-8 D触发器状态图

表 5 – 5 D触发器状态转移真值表 表 5 – 6 Ｄ触发器激励表 D Qn+1 1 Qn Qn+1 D 0 0 0 1 1 0 1 1 1 表 5 – 6 Ｄ触发器激励表 Qn Qn+1 D 0 0 0 1 1 0 1 1 1

5.2.3 钟控JK触发器

表 5-7 JK触发器状态转移真值表 表 5-8 JK触发器激励表 J K Qn+1 0 0 0 1 1 0 1 1 Qn 1 0 0 0 1 1 0 1 1 Qn 1 表 5-8 JK触发器激励表 Qn Qn+1 J K 0 0 0 1 1 0 1 1 0 × 1 × × 1 × 0

图 5-10 JK触发器状态图

图 5-11 JK触发器转换为其它触发器

5.2.4 钟控T触发器和T′触发器 钟控T触发器的逻辑电路及符号分别如图5-9(a)、(b)所示。从图中看出，它是将钟控RS触发器的互补输出Q和Q分别接至原来的R和S输入端，并在触发引导门的输入端加T输入信号而构成的。这时等效的R、S输入信号为 由于Qn和Qn互补，它不可能出现SR=11的情况，因此这种结构也解决了R、 S之间的约束问题。

图 5 – 12 T触发器 (a) 逻辑电路； (b) 逻辑符号

由图5-9(a)可见： 当CP=0时，SD=1，RD=1，触发器状态维持不变。  当CP=1时， 代入基本RS触发器的特征方程得出钟控T触发器的特征方程为

图 5-13

5.2.5 电平触发方式的工作特点 电平触发方式的特点是，在约定钟控信号电平(CP=1或0)期间，触发器的状态对输入信号敏感，输入信号的变化都会引起触发器的状态变化。而在非约定钟控信号电平(CP=0)期间， 不论输入信号如何变化，都不会影响输出，触发器的状态维持不变。但是必须指出，这种电平触发方式，对于T′触发器，其状态转移为 ，当在CP=1且脉冲宽度较宽时，T′触发器将在CP=1的期间一直发生翻转，直至CP=0为止，这种现象称为空翻。

如果要求每来一个CP触发器仅发生一次翻转，则对钟控信号约定电平(通常CP=1)的宽度要求是极为苛刻的。例如，对T′触发器必须要求触发器输出端的新状态返回到输入端之前，CP应回到低电平，就是CP的宽度tCP不能大于3tpd，而为了保证触发器能可靠翻转，至少在第一次翻转过程中，CP应保持在高电平， 亦即宽度不应小于2tpd，因此CP的宽度应限制在2tpd＜tCP＜3tpd范围内。但TTL门电路的传输时间tpd通常在50ns以内，产生或传送这样的脉冲很困难，尤其是每个门的延迟时间tpd各不相同。因此在一个包括许多触发器的数字系统中，实际上无法确定时钟脉冲应有的宽度。所以，为了避免空翻现象，必须对以上的钟控触发器在电路结构上加以改进。

5.3 集 成 触 发 器 5.3.1 主从触发器 图 5-14 主从触发器框图

1. 主从JK触发器工作原理 主从JK触发器电路如图5-15所示。它由两个钟控RS触发器构成，其中1门~4门组成从触发器，5门~8门组成主触发器。  当CP=1时，CP=0，从触发器被封锁，输出状态不变化。此时主触发器输入门打开，接收J、K输入信息， 代入式(5-1)得出状态方程为 (5-7)

图 5-15 主从JK触发器

当CP=0时，CP=1，主触发器被封锁，输入J、K的变化不会引起主触发器状态变化；从触发器输入门被打开，从触发器按照主触发器的状态(即主触发器维持在CP下降沿前一瞬间的状态)翻转，其中： 则 即将主触发器的状态转移到从触发器的输出端，从触发器的状态和主触发器一致。将   主代入式(5-7)可得

这就是主从JK触发器的状态方程，说明CP=1时，可按JK触发器的特性来决定主触发器的状态，然后在CP下降沿(1→0时)从触发器的输出才改变一次状态。  ② 输出状态如何变化，则由时钟CP下降沿到来前一瞬间的J、K值按JK触发器的特征方程来决定。

2. 主从JK触发器的一次翻转 主从JK触发器虽然防止了空翻现象，但还存在一次翻转现象， 可能会使触发器产生错误动作，因而限制了它的使用。  所谓一次翻转现象是指在CP=1期间，主触发器接收了输入激励信号发生一次翻转后，主触发器状态就一直保持不变， 它不再随输入激励信号J、K的变化而变化。

例如，设 ，如果在CP=1期间J、K发生了多次变化，如图5-16所示。其中第一次变化发生在t1，此时J=K=1，从触发器输出Qn=0，因而RD主=KQn=1， ， 从而主触发器发生一次翻转，即 。在t2瞬间，J=0, K=1, ， ， 主触发器状态不变。由于CP=1期间Qn=0，图5-15中7门一直被封锁，RD主=1，因此t3时刻K变化不起作用， 一直保持不变。当CP下降沿来到时，从触发器的状态为 。这就是一次翻转情况，它和CP下降沿来到时由当时的J、K值(J=0, K=1)所确定的状态Qn+1=0不一致，即一次翻转会使触发器产生错误动作。

图 5-16 主从JK触发器的一次翻转

若是在CP=1时，J、K信号发生了变化，就不能根据CP下降沿时的J、K值来决定输出Q。这时可按以下方法来处理：  ① 若CP=1以前Q=0，则从CP的上升沿时刻起J、K信号出现使Q变为1的组合，即JK=10或11，则CP下降沿时Q也为1。 否则Q仍为0。  ② 若CP=1以前Q=1，则从CP的上升沿时刻起J、K信号出现使Q变为0的组合，即JK=01或11，则CP下降沿时Q也为0。 否则Q仍为1。  图5-17为考虑了一次翻转后主从JK触发器的工作波形， 它仅在第5个CP时没有产生一次翻转。

图 5-17 主从JK触发器的工作波形图

为了使CP下降时输出值和当时的J、K信号一致，要求在CP=1的期间J、K信号不变化。但实际上由于干扰信号的影响，主从触发器的一次翻转现象仍会使触发器产生错误动作，因此主从JK触发器数据输入端抗干扰能力较弱。为了减少接收干扰的机会，应使CP=1的宽度尽可能窄。

3. 主从触发器的脉冲工作特性 ① 时钟CP由0上跳至1及CP=1的准备阶段，要求完成主触发器状态的正确转移，则须：第一，在CP上升沿到达时，J、K信号已处于稳定状态，且在CP=1期间，J、K信号不发生变化； 第二，从CP上升沿抵达到主触发器状态变化稳定，需要经历三级与非门的延迟时间，即3tpd，因此要求CP=1的持续期tCPH≥3tpd。  ② CP由1下跳至0时，主触发器的状态转移至从触发器。从CP下降沿开始，到从触发器状态转变完成，也需经历三级与非门的延迟时间，即3tpd，因此要求CP=0的持续期tCPL≥3tpd。此间主触发器已被封锁，因而J、K信号可以变化。

③ 为了保证触发器能可靠地进行状态变化，允许时钟信号的最高工作频率为 主从触发器在CP=1时为准备阶段。CP由1下跳变至0时触发器状态发生转移，因此它是一种脉冲触发方式。而状态转移发生在CP下降沿时刻。

5.3.2 边沿触发器 同时具备以下条件的触发器称为边沿触发方式触发器(简称边沿触发器)：① 触发器仅在CP某一约定跳变到来时，才接收输入信号； ② 在CP=0或CP=1期间，输入信号变化不会引起触发器输出状态变化。因此，边沿触发器不仅克服了空翻现象，而且大大提高了抗干扰能力，工作更为可靠。  边沿触发方式的触发器典型的是维持—阻塞式触发器，它是利用直流反馈来维持翻转后的新状态，阻塞触发器在同一时钟内再次产生翻转。

1. 维持—阻塞式D触发器 1) 电路工作原理 维持—阻塞式D触发器由钟控RS触发器、引导门和4根直流反馈线组成，如图4-18所示。图中，RD、SD为直接置0、置1端，其操作不受CP控制，因此也称异步置0、置1端。

图 5-18 维持—阻塞式D触发器

维持—阻塞式D触发器是在CP上升沿到达前接收输入信号；上升沿到达时刻触发器翻转；上升沿以后输入被封锁。因此，维持—阻塞式D触发器具有边沿触发的功能， 并有效地防止了空翻。

5.4 触发器的逻辑符号及时序图 5.4.1 触发器的逻辑符号 图 5-22 电平触发方式触发器的逻辑符号

图5-22均为电平触发方式触发器的逻辑符号，其中图(a)为基本RS触发器逻辑符号，它没有时钟输入端，SD、RD为非同步(或称异步)输入，触发器的状态直接受SD、RD电平控制。图(b)、 (c)分别为钟控RS触发器、钟控D触发器的逻辑符号。触发器的输出状态受时钟CP的电平控制：CP=1时，触发器分别接收输入信号，输出状态Q、Q按其功能发生变化；CP=0时，触发器不接收信号，输出状态维持不变。

① 传统的逻辑符号. 图 5-23 集成触发器常用的逻辑符号

② 国家标准(GB4728.12-85)规定的逻辑符号 集成触发器国标规定的逻辑符号

5.4.2 时序图 时序图的画法一般按以下步骤进行： ① 以时钟CP的作用沿为基准，划分时间间隔，CP作用沿来到前为现态，作用沿来到后为次态。  ② 每个时钟脉冲作用沿来到后，根据触发器的状态方程或状态表确定其次态。  ③ 异步直接置0、置1端(RD、SD)的操作不受时钟CP的控制，画波形时要特别注意。

【例 5-1】 边沿JK触发器和维持—阻塞式D触发器分别如图5-25(a)、 (b)所示，其输入波形见图5-25(c)，试分别画出Q１、 Q2端的波形。设电路初态均为0 。 图 5-25 例5-1图

解：  ① 从图中可见，JK触发器为下降沿触发，因此首先以CP下降沿为基准，划分时间间隔，然后根据JK触发器的状态方程 ，由每个CP来到之前的A、B和原态Q1决定其次态 。例如第一个CP下降沿来到前因AB=10，Q1=0，将A、B、Q1代入状态方程得 ， 故画波形时应在CP下降沿来到后使Q1为1， 该状态一直维持到第二个CP下降沿来到后才变化。依此类推可画出Q1的波形如图5-25(c)所示。

② 图5-25(b)的D触发器为上升沿触发，因此首先以CP上升沿为基准，划分时间间隔。由于D=A，故D触发器的状态方程为 ，这里需要注意的是异步置0端RD和B相连，因此该状态方程只有当B=1时才适用。当B=0时，无论CP、A如何， ，即图5-25(c)中B为0期间所对应的 均为0；只有B=1, 才在CP的上升沿来到后和A有关。例如在第二个CP上升沿来到前，B=1, A=1，故CP来到后 。该状态本来应维持到第三个CP上升沿来到前， 但在第二个CP=0的期间B已变为0，因此也强迫Q2=0。Q2的波形如图5-25(c)所示。

【例 5-2】 TTL边沿触发器组成的电路分别如图5-26(a)、 (b)所示，其输入波形见图5-26(c)，试分别画出Q1、Q2端的波形。 设电路初态均为0。 图 5-26 例5-2图

解： 从图中可见，FF1、FF2均为上升沿触发，故以CP上升沿为基准划分时间间隔。  对于FF1， 。由每个CP前沿来到前的外输入A和原态Q1决定 ，其波形如图5-26(c)所示。  对于FF2，由于 ， 故状态方程 ，说明该触发器的输出仅与A、B有关，与原态Q2无关。但需要注意，该状态方程只有在C=1时才适用，其波形图见图5-26(c)。

【例 5-3】 图5-27(a)是由两个JK触发器构成的单脉冲发生器，其输入ui为时钟脉冲的连续序列，输出由人工按钮开关S1控制，每按一次，输出一个脉冲。输出脉冲的宽度仅决定于输入时钟脉冲的周期。试画出输出端uo的波形图。 解：从图中可见，FF1、FF2均为CP下降沿触发，但FF1的CP由Q2提供，而Q2的状态除了受J2、K2、ui控制外，还受RD=Q1的控制，即两个触发器的状态是互相制约的，因此其波形图要一个个CP分别画出。   对于FF2，因K2=1，故 对于FF1，因J1=K1=1，故

图 5-27 单脉冲发生器 (a) 电路； (b) 波形图

开始由于J2=0(即S1接地)，使FF1的RD为0，故Q1=0，Q1=1， 而FF2的RD为1， ， 因此第一个CP来到以后Q2=0。  J2=1时(即手动开关S1按下)对Q1、Q1没有影响，而 ， 这时输入脉冲ui的下降沿到达时Q2将按照状态方程翻转。但当第三个CP来到后Q2的下降沿去触发FF1，使Q1由0→1， Q1 由1→0。由于FF2的RD= Q1 ，因此一旦Q1=0又使FF2的输出置0，它输出一个单脉冲，其脉冲宽度为输入脉冲的周期。

当J2=0(S1接地)后又恢复到开始的状态。Q1=1，FF2解除置0封锁，如果再按下S１(J2=1)就能产生第二个单脉冲， 整个波形如图5-27(b)所示。 单脉冲发生器常作为调测信号源，在数字设备中应用很广泛， 它也可以用其它触发器实现。