Xilinx FPGA Design Flow

Slides:



Advertisements
Similar presentations
3D五子棋 學生:何承祐 學號:
Advertisements

Protel DXP使用教程 DXP /3/11.
学习情境2.1:实施主体的确定——资金融通的机构
有效學習計劃簡介 (學前).
第2章 SOPC硬件开发环境及流程.
单片机应用技术 项目一 循环彩灯装置 第7讲 Keil软件的使用 《单片机应用技术》精品课程组 湖北职业技术学院机电工程系.
Composer Automation Architect
一例急性 淋巴细胞性白血病病人的护理查房 血液科.
Proteus虚拟仿真.
第 7 章 文字、點陣圖與物件編輯 著作權所有 © 旗標出版股份有限公司.
电工电子实验中心.
AKA Embedded 开放实验室系列普及讲座之一 FPGA/CPLD的应用和开发简介
題目:十六對一多工器 姓名:李國豪 學號:B
C# 程式設計 第一部分 第1-4章 C# 程式設計 - 南華大學資管系.
水煮FPGA 传统FPGA设计流程简介.
eBook Design -雲端視訊電子書推廣
所有培训资料均可从网站 何宾 Tel: 版权所有,禁止未经授权的商业使用行为 何宾 Tel: 所有培训资料均可从网站
Chapter 06 Design Implementation Part I
Altium Designer 教程 ——原理图、PCB设计.
Chapter 1 用VC++撰寫程式 Text book: Ivor Horton.
數位系統實驗 --課程介紹 教師:潘欣泰.
MPLAB IDE 8 建立專案.
簡易 Visual Studio 2010 C++ 使用手冊
下線申請相關注意事項 晶片實作技術課 2011/1/10 CIC CONFIDENTIAL /11/21 - P.1.
版权所有,禁止未经授权的商业使用行为 何宾 Tel: 北京中教仪装备技术有限公司.
第4章 PIC软件开发设计基础.
第4章 常用EDA工具软件操作指南 4.1 Lattice ispEXPERT 操作指南
EDA原理及应用 何宾
HLA - Time Management 陳昱豪.
1. 檔案File  開新New  檔案Empty File (再另存新檔D:\hello.c)
第6章 FPGA的下载配置电路设计.
EDA 原理及应用 何宾
XBRL未來發展趨勢 2009年12月 For information on applying this template onto existing presentations, refer to the notes on slide 3 of this presentation. The Input.
ProQuest Administrator Module (PAM) 使用說明
QUARTUSⅡ使用简介 高级电子系统设计课程 电路与系统 信息学院
EDA 原理及应用 何宾
第三章 项目设定.
Programmable Logic Architecture Verilog HDL FPGA Design
JTAG INTERFACE SRAM TESTER WITH C-LCM
2017 工作报告 POWERPOINT ANNUAL REPORT POWERPOINT
第6章 版图验证.
簡易 Visual Studio 2005 C++ 使用手冊
第2章 绘制多谐振荡器电路原理图 教学目的及要求: 1.熟悉电路中的各种元器件之间建立连接 2.熟悉网络标记的含义,会正确放置网络标记
7.1 新建原理图元件库文件 7.2 打开原理图元件库 7.3 原理图元件库编辑器界面介绍 7.4 创建新的原理图元件符号
Supplier Account Registration SOP
使用 Altera Quartus II 進行電路設計與模擬
成品检查报告 Inspection Report
第5章 元器件封装库的创建(2).
第11章 MATLAB图形用户界面设计 11.1 菜单设计 11.2 对话框设计 11.3 图形用户界面设计工具
Common Qs Regarding Earnings
爬蟲類動物2 Random Slide Show Menu
使用SCH Filter与Navigator面板进行快速浏览
长春工业大学工程训练中心 EDA技术及应用实践课程 Maxplus Ⅱ 软件开发系统简述 主讲:刘春阳 长春工业大学工程训练中心
第四章 QuartusII软件的应用 本章重点: 本章难点: EDA技术 QuartusII的设计输入 QuartusII软件的综合与编译
LOGO 公司介绍企业宣传PPT COMPANY INTRODUCTION PROPAGANDA PPT
Inspiration From Above 1 Chinese Evangelical Free Church
LVS with Calibre 課程名稱:VLSI實驗 投影片原創:吳明蔚.
Create and Use the Authorization Objects in ABAP
Click here to add your title
第7章 创建元件库及元件封装 创建原理图元件库 创建PCB元件库及封装 元件封装检错和元件封装库报表 创建项目元件库 项目实训 7.1
Advisor: Jin-Fu Li TA: Shin-Yo Lin
醫工所碩士二年級 R 葉昱甫 電子所碩士一年級 R 謝博鈞 電信所碩士一年級 R 王欣平
MPLAB IDE 8 建立專案.
Programmable Logic System Design
The Basic Steps of INCOME 4
Usage Eclipse 敏捷方法工具介紹 實驗室網站:
Programmable Logic System Design
Develop and Build Drives by Visual C++ IDE
Supplier Account Registration SOP
When using opening and closing presentation slides, use the masterbrand logo at the correct size and in the right position. This slide meets both needs.
Presentation transcript:

Xilinx FPGA Design Flow Digital System 數位系統 Xilinx FPGA Design Flow

Outline of FPGA Design Flow Project Navigator 视窗介绍 设计流程 I:以 Schematic 设计电路 建立新的專案 (Project) 以繪圖方式 (Schematic) 設計電路 功能模擬 (Functional Simulation) 的執行 Testbench 的產生 功能模擬: 使用 Modelsim Simulator 晶片實作 Implementation Constraints File 的執行 Implementation Design 時序模擬 (Timing Simulation) 的執行: 使用 Modelsim Simulator Configuration 的執行 驗證電路 設計流程 II: 以 Verilog 設計電路

Project Navigator 視窗介紹 (1/2) Multi-document Interface Source 視窗 Process Source 視窗 Transcript 視窗

Project Navigator 視窗介紹 (2/2) Source 視窗 Sources Tab 專案 (Project) 的名稱、使用者的文件、FPGA/CPLD 的型號、設計流程與合成的工具與伴隨 Design View的設計來源檔案。 Snapshot Tab 顯示目前專案的所有 Snapshot,所謂 Snapshot 主要在儲存以前儲存過的 Project。 Library Tab 顯示目前所開啟的 Project 用到相關的 Library。 Processes Source 視窗 顯示目前要處理的有效程序。 Transcript 視窗 Console, Error, Warning, Tcl Console, and Find in Files.

Outline of FPGA Design Flow Project Navigator 視窗介紹 設計流程 I:以 Schematic 設計電路 建立新的專案 (Project) 以繪圖方式 (Schematic) 設計電路 功能模擬 (Functional Simulation) 的執行 Testbench 的產生 功能模擬: 使用 Modelsim Simulator 晶片實作 Implementation Constraints File 的執行 Implementation Design 時序模擬 (Timing Simulation) 的執行: 使用 Modelsim Simulator Configuration 的執行 驗證電路 設計流程 II: 以 Verilog 設計電路

建立新的專案 (1/8) Step 1: File → New Project 3 1 2

建立新的專案 (2/8) 燒錄的 FPGA 晶片型號: Spartan 3 XC3S200-FT256

建立新的專案 (3/8) Step 2: 增加一個新的 Source 檔,使用 Schematic 來設計。 1 2 3 4

建立新的專案 (4/8) New Source Summary 1

建立新的專案 (5/8) We only need one Source, so Next. 1

建立新的專案 (6/8) We don’t need and have any Existing Sources, so Next. 1

建立新的專案 (7/8) New Project Summary

建立新的專案 (8/8) 1. 檢查 Source 檔,與 Device 。 2. 開始編輯電路。

Outline of FPGA Design Flow Project Navigator 視窗介紹 設計流程 I:以 Schematic 設計電路 建立新的專案 (Project) 以繪圖方式 (Schematic) 設計電路 功能模擬 (Functional Simulation) 的執行 Testbench 的產生 功能模擬: 使用 Modelsim Simulator 晶片實作 Implementation Constraints File 的執行 Implementation Design 時序模擬 (Timing Simulation) 的執行: 使用 Modelsim Simulator Configuration 的執行 驗證電路 設計流程 II: 以 Verilog 設計電路

Schematic 圖形編輯器 (1/5) Schematic 快速鍵介紹 Add I/O Maker Add wire Add Symbol Add Net Name

Schematic 圖形編輯器 (2/5) Step 3: Add → Symbol and Wire.

Schematic 圖形編輯器 (3/5) Step 4: Add → IO Maker.

Schematic 圖形編輯器 (4/5) Step 5: Add → Net name.

Schematic 圖形編輯器 (5/5) Step 6: Tool  Check schematic, and check no error and Save. 3 1 2

Outline of FPGA Design Flow Project Navigator 視窗介紹 設計流程 I:以 Schematic 設計電路 建立新的專案 (Project) 以繪圖方式 (Schematic) 設計電路 功能模擬 (Functional Simulation) 的執行 Testbench 的產生 功能模擬: 使用 Modelsim Simulator 晶片實作 Implementation Constraints File 的執行 Implementation Design 時序模擬 (Timing Simulation) 的執行: 使用 Modelsim Simulator Configuration 的執行 驗證電路 設計流程 II: 以 Verilog 設計電路

功能模擬的執行 (1/12) Step 7: Source for Behavioral Simulation,點選 fa (fa.sch),add new source,檔名為 fa_tbw。 1 2 3 4

功能模擬的執行 (2/12) We only have one source, so Next. 1 2

功能模擬的執行 (3/3) New Source Summary 1

功能模擬的執行 (4/12) 1 2 3

功能模擬的執行 (5/12) Step 8: 輸入 input 的所有組合,n inputs → 2n input combinations.

功能模擬的執行 (6/12) Step 9: Modelsim Simulator → Simulate Behavioral Model (Double click mouse left key 2 times). 1 2

功能模擬的執行 (7/12) 叫出 Modelsim Simulator後,You can see “ Error Loading ”.

功能模擬的執行 (8/12) Step 10: Select work → Compiler AND2, OR3, and XOR2. (file path: C://Xilinx/9.2i/ISE/verilog/src/unisims) 1 2 3 4 5

功能模擬的執行 (9/12) Step 11: In fa_tbw, Right click → Simulate 1 2 3

功能模擬的執行 (10/12) Step 12: Right Click “fa_tbw” to select Add → To Wave → All items in region. 1 3 4 2

功能模擬的執行 (11/12) Behavioral Waveform Window

功能模擬的執行 (12/12) Step 14: Run all, and Step 15: Zoom fit. 1 2

Outline of FPGA Design Flow Project Navigator 視窗介紹 設計流程 I:以 Schematic 設計電路 建立新的專案 (Project) 以繪圖方式 (Schematic) 設計電路 功能模擬 (Functional Simulation) 的執行 Testbench 的產生 功能模擬: 使用 Modelsim Simulator 晶片實作 Implementation Constraints File 的執行 Implementation Design 時序模擬 (Timing Simulation) 的執行: 使用 Modelsim Simulator Configuration 的執行 驗證電路 設計流程 II: 以 Verilog 設計電路

Implementation Constraints File 的執行 (1/8) Step16: Sources for “ Synthesis/Implementation “ Step 17: 點選 fa.sch,Project → New Source 1 2 3 4

Implementation Constraints File 的執行 (2/8)

Implementation Constraints File 的執行 (3/8) Step 18: 點選 fa.ucf,User Constraints → Assign Package Pins. 1 2 3

Implementation Constraints File 的執行 (4/8) Xilinx PACE 視窗

Implementation Constraints File 的執行 (5/8) Step 19: 點選Package View,展開Design Browser 的 I/O Pins 2 1

Implementation Constraints File 的執行 (6/8) Step 20: 找出 Spartan-3 FPGA XC3S200-FT256 的 Datasheet Slide Switches LEDs

Implementation Constraints File 的執行 (7/8) 完成後,File  Save。

Implementation Constraints File 的執行 (8/8) 檢查 Edit Constraints (Text) 1 2

Outline of FPGA Design Flow Project Navigator 視窗介紹 設計流程 I:以 Schematic 設計電路 建立新的專案 (Project) 以繪圖方式 (Schematic) 設計電路 功能模擬 (Functional Simulation) 的執行 Testbench 的產生 功能模擬: 使用 Modelsim Simulator 晶片實作 Implementation Constraints File 的執行 Implementation Design 時序模擬 (Timing Simulation) 的執行: 使用 Modelsim Simulator Configuration 的執行 驗證電路 設計流程 II: 以 Verilog 設計電路

Implement Design (1/6) Step 21: Implement Design 1 2

Implement Design (2/6)

Implement Design (3/6) 可點選Place & Route → View/Edit Routed Design (FPGA Editor),來觀看實際上 LUT 配置的情形。 2 1

Implement Design (4/6) FPGA 晶片資源利用報告 (Design Summary → Summary)

Implement Design (5/6) Pinoout Report (Design Summary  Pinout Report) 1 2

Implement Design (6/6) 時序報告的檢視: Generate Post-Place & Route Static Timing → Analyze Post-Place & Route Static Timing. 1

Outline of FPGA Design Flow Project Navigator 視窗介紹 設計流程 I:以 Schematic 設計電路 建立新的專案 (Project) 以繪圖方式 (Schematic) 設計電路 功能模擬 (Functional Simulation) 的執行 Testbench 的產生 功能模擬: 使用 Modelsim Simulator 晶片實作 Implementation Constraints File 的執行 Implementation Design 時序模擬 (Timing Simulation) 的執行: 使用 Modelsim Simulator Configuration 的執行 驗證電路 設計流程 II: 以 Verilog 設計電路

時序模擬 (Timing Simulation) 與 Functional Simulation 相同的步驟。 1 2

Outline of FPGA Design Flow Project Navigator 視窗介紹 設計流程 I:以 Schematic 設計電路 建立新的專案 (Project) 以繪圖方式 (Schematic) 設計電路 功能模擬 (Functional Simulation) 的執行 Testbench 的產生 功能模擬: 使用 Modelsim Simulator 晶片實作 Implementation Constraints File 的執行 Implementation Design 時序模擬 (Timing Simulation) 的執行: 使用 Modelsim Simulator Configuration 的執行 驗證電路 設計流程 II: 以 Verilog 設計電路

Configuration 的執行 (1/2) Step 22: Generate Programming File

Configuration 的執行 (2/2) 2 3 1 4 點選 Configure Device (iMPACT) Step 22: iMPACT 視窗,選擇 Configure devices using Boundary-Scan (JTAG)  Automatically … 2 3 1 4

Outline of FPGA Design Flow Project Navigator 視窗介紹 設計流程 I:以 Schematic 設計電路 建立新的專案 (Project) 以繪圖方式 (Schematic) 設計電路 功能模擬 (Functional Simulation) 的執行 Testbench 的產生 功能模擬: 使用 Modelsim Simulator 晶片實作 Implementation Constraints File 的執行 Implementation Design 時序模擬 (Timing Simulation) 的執行: 使用 Modelsim Simulator Configuration 的執行 驗證電路 設計流程 II: 以 Verilog 設計電路