概 述 一、时序电路的特点 x1 y1 1. 逻辑功能特点 xi yj 任何时刻电路的 输出，不仅和该时刻 的输入信号有关，而 组合逻辑 电 路 存储电路 … x1 xi y1 yj w1 wk q1 ql 输 入 输 出 1. 逻辑功能特点 任何时刻电路的 输出，不仅和该时刻 的输入信号有关，而 且还取决于电路原来 的状态。 2. 电路组成特点 (1) 与时间因素 (CP) 有关； (2) 含有记忆性的元件(触发器)。

二、时序电路逻辑功能表示方法 x1 y1 x1 y1 1. 逻辑表达式 y2 x2 xi (1) 输出方程 yj w1 q1 组合逻辑 电 路 存储电路 … x1 xi y1 yj w1 wk q1 ql x1 y1 y2 J K Q1 Q2 x2 1J 1K C1 CP 1. 逻辑表达式 (1) 输出方程 (2) 驱动方程 (3) 状态方程 2. 状态表、卡诺图、状态图和时序图

触发器共用一个时钟 CP，要更新状态的触发器同时翻转。 三、时序逻辑电路分类 1. 按逻辑功能划分： 计数器、寄存器、读/写存储器、 顺序脉冲发生器等。 2. 按时钟控制方式划分： 同步时序电路 触发器共用一个时钟 CP，要更新状态的触发器同时翻转。 异步时序电路 电路中所有触发器没有共用一个 CP。 Mealy型 3. 按输出信号的特性划分： 存储 电路 Y(tn) 输出 W Q X(tn) 输入 组合 CP Moore型 Y(tn) 输出 CP X(tn) 输入 存储 电路 组合

5.1 时序电路的基本分析和设计方法 5.1.1 时序电路的基本分析方法 一、 分析的一般步骤 时序电路 特性方程 驱动方程 时钟方程 5.1 时序电路的基本分析和设计方法 5.1.1 时序电路的基本分析方法 一、 分析的一般步骤 时序电路 特性方程 驱动方程 时钟方程 输出方程 状态方程 CP 触 发 沿 计算 状态表 状态图 时序图

状态转换表的定义 若将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算出电路的次态和现态下的输出值； 以得到的次态作为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。 如此继续下去，把全部的计算结果列成真值表的形式，就得到了状态转换表。

二、 分析举例 [例 5.1.1] Y [解] 写方程式 时钟方程 输出方程 (Moore 型) 驱动方程 状态方程 & FF0 FF1 1J 1K C1 & FF1 FF0 FF2 CP Y [解] 写方程式 时钟方程 输出方程 (Moore 型) (同步) 特性方程 驱动方程 状态方程

计算，列状态转换表 画状态转换图 /1 /1 /1 /1 /1 000 001 011 111 110 100 0 0 0 1 0 0 1 CP Q2 Q1 Q0 Y 1 2 3 4 5 /1 /1 /1 /1 /1 000 001 011 111 110 100 0 0 0 1 0 0 1 1 /0 有效状态和有效循环 0 1 1 1 /1 010 101 1 1 1 1 无效状态和无效循环 1 1 0 1 /1 1 0 0 能否自启动? 能自启动： 存在无效状态，但没有 形成循环。 0 1 0 1 1 0 1 1 不能自启动： 无效状态形成循环。 0 1 0 1

画时序图 000 001 /1 011 111 110 100 /0 CP下降沿触发 1 2 3 4 5 6 CP Q2 1 1 1 1 1 Q1 Q0 Y

5.1.2 时序电路的基本设计方法 1. 设计的一般步骤 逻辑 抽象 状态 化简 时序逻辑 问题 状态转换 图（表） 最简状态 转换图（表） 5.1.2 时序电路的基本设计方法 1. 设计的一般步骤 逻辑 抽象 状态 化简 时序逻辑 问题 状态转换 图（表） 最简状态 转换图（表） 选定触发 器的类型 逻辑 电路图 求出 驱动方程 电路方程式 （状态方程） 检查能否 自启动

    2. 设计举例 [例 5.1.2] 按如下状态图设计时序电路。 000 /0 001 010 011 100 101 /1 [解] 已给出最简状态图，若用同步方式： 00 01 11 10 1 输出方程 Y 为方便，略去右上角 标n。 1   状态方程 00 01 11 10 1 1 1 1 1 1 1  

选用 JK 触发器 检查能否自启动： 驱动方程 /0 /1 110111100 能自启动 逻辑图 约束项 Y (Moore型) FF0 & 约束项 1J 1K C1 FF0 1K C1 FF1 & 1J 1K C1 FF2 & 1J Y 1 CP (Moore型)

5.2 计数器 (Counter) 5.2.1 计数器的特点和分类 一、计数器的功能及应用 1. 功能： 对时钟脉冲 CP 计数。 5.2.1 计数器的特点和分类 一、计数器的功能及应用 1. 功能： 对时钟脉冲 CP 计数。 2. 应用： 分频、定时、产生节拍脉冲和脉冲 序列、进行数字运算等。 二、计数器的特点 Moore 型 计数脉冲 CP 1. 输入信号： 2. 主要组成单元： 时钟触发器

三、 计数器的分类 二进制计数器 十进制计数器 N 进制(任意进制)计数器 按数制分： 加法计数器 减法计数器 可逆计数 (Up-Down Counter) 按计数 方式分： 按触发器翻转是否同时分： 同步计数器 (Synchronous ) 异步计数器 (Asynchronous ) 按开关 元件分： TTL 计数器 CMOS 计数器

5.2.2 二进制计数器 计数器计数容量、长度或模的概念 计数器能够记忆输入脉冲的数目，即电路的有效状态数 M 。 3 位二进制同步加法计数器： 000 111 /1 4 位二进制同步加法计数器： 0000 1111 /1 n 位二进制同步加法计数器：

一、二进制同步计数器 1. 3位二进制同步加法计数器 (1) 结构示意框图与状态图 000 001 /0 010 011 100 101 1. 3位二进制同步加法计数器 (1) 结构示意框图与状态图 三位二进制同步 加法计数器 CP Carry 输入计数脉冲 送给高位的进位信号 000 001 /0 010 011 100 101 110 111 /1

FF2、FF1、FF0 (2) 分析和选择触发器 Q2、Q1、Q0 设计方法一： 按前述设计步骤进行 （P297  299） 设计方法二： 按计数规律进行级联 来一个CP翻转一次 CP Q2Q1Q0 C 1 2 3 4 5 6 7 8 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 当Q0=1，CP到来即翻转 C = Q2n Q1n Q0n 当Q1Q0=1，CP到来即翻转 J0= K0 = 1 = T0 J1= K1 = Q0 = T1 J2= K2 = Q1Q0 = T2

(3) 用T 型触发器构成的逻辑电路图 J0= K0 =1 J1= K1 = Q0 J2= K2 = Q1Q0 串行进位 触发器 负载均匀 CP 1J 1K C1 FF0 1 FF1 FF2 & C Q0 Q1 Q2 串行进位 触发器 负载均匀 CP 1J 1K C1 FF0 1 FF1 FF2 & C Q0 Q1 Q2 并行进位 低位触发 器负载重

(4) 用T ’型触发器构成的逻辑电路图 (5) n 位二进制同步加法计数器级联规律： CP FF0 1 FF1 FF2 C Q0 Q1 1J 1K C1 FF0 1 FF1 FF2 & C Q0 Q1 Q2 (5) n 位二进制同步加法计数器级联规律：

2. 3 位二进制同步减法计数器 CP Q2Q1Q0 B 1 2 3 4 5 6 7 0 0 0 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 B = Q2n Q1n Q0n Borrow 级联规律： — 向高位发出的借位信号 若用T 触发器： T0 = 1 T1=Q0n T2= Q1n Q0n CP 1J 1K C1 FF0 1 FF1 & B Q0 Q1 Q2

3. 3 位二进制同步可逆计数器 (1) 单时钟输入二进制同步可逆计数器 加计数 T0 = 1、T1= Q0n、 T2 = Q1nQ0n 3. 3 位二进制同步可逆计数器 (1) 单时钟输入二进制同步可逆计数器 CP Q0 1J 1K C1 FF0 1 Q2 FF2 Q1 FF1 U / D & C/B 加/减 控制端 加计数 T0 = 1、T1= Q0n、 T2 = Q1nQ0n 减计数 T0 = 1、T1= Q0n、 T2= Q1nQ0n

CP2= CPU · Q1n Q0n + CPD · Q1n Q0n (2) 双时钟输入二进制同步可逆计数器 Q0 1J 1K C1 FF0 1 Q1 1J 1K C1 FF1 1 Q2 1J 1K C1 FF2 1 1 & 1 & 1 加计数脉冲 CPU 减计数脉冲 CPD CP0= CPU+ CPD CPU 和CPD 互相排斥 CPU = CP，CPD= 0 CP1= CPU ·Q0n + CPD · Q0n CPD= CP，CPU= 0 CP2= CPU · Q1n Q0n + CPD · Q1n Q0n

4. 集成二进制同步计数器 (1) 集成 4 位二进制同步加法计数器 1) 74LS161 和 74LS163 0 0 1 1 4. 集成二进制同步计数器 (1) 集成 4 位二进制同步加法计数器 1) 74LS161 和 74LS163 逻辑功能示意图 引脚排列图 0 0 1 1 0 0 0 0 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74161(3) VCC CO Q0 Q1 Q2 Q3 CTT LD CR CP D0 D1 D2 D3 CTP 地 74161 Q0 Q1 Q2 Q3 CTT LD CO CP CTP CR D0 D1 D2 D3 0 0 1 1 CR = 0 Q3  Q0 = 0000 异步清零 同步并行置数 Q3  Q0 = D3  D0 CR=1，LD=0，CP

74161的状态表 74163 输 出 注 d3 d2 d1 d0 CR = 1, LD = 1, CP， CTP = CTT = 1 输 入 输 出 注 CR LD CTP CTT CP D3 D2 D1 D0 Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0         1 0    d3 d2 d1d0 1 1 1 1      1 1 0       1 1  0      0 0 0 0 0 d3 d2 d1 d0 计 数 保 持 保 持 0 清零 置数  CR = 1, LD = 1, CP， CTP = CTT = 1 二进制同步加法计数 CR = 1，LD = 1， CTPCTT = 0 保持 若 CTT = 0 CO = 0 若 CTT = 1

2) CC4520 CC4520 CC4520 VDD 2CR 2Q32Q22Q12Q02EN2CP 1CP1EN1Q0 1Q1 1Q1Q31CR VSS 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 CC4520 CC4520 Q0 Q1 Q2 Q3 EN CP CR 输 入 输 出 CR EN CP Q3n+1 Q2n+1 Q1n+1 Q0n+1 1   0 1  0  0 0 0  0  1 0 0 0 0 加 计 数 保 持 保 持 使能端 也可作 计数脉 冲输入 计数脉 冲输入 也可作 使能端 异 步 清 零

(2) 集成 4 位二进制同步可逆计数器 减计数时CO/BO 加计数时CO/BO CT = 1,CO/BO = 1时， = Q3nQ2nQ1nQ0n 加计数时CO/BO = Q3nQ2nQ1nQ0n 并行异 步置数 1) 74191（单时钟） 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74191 D1 Q1 Q0 CT U/D Q2 Q3 地 VCC D0 CP RC CO/BO LD D2 D3 74191 Q0 Q1 Q2 Q3 U/D LD CO/BO CP CT D0 D1 D2 D3 RC LD CT U/D CP D3 D2 D1 D0 Q3n+1 Q2n+1 Q1n+1 Q0n+1 0    d3 d2 d1 d0 1 0 0      1 0 1      1 1       d3 d2 d1 d0 加 法 计 数 减 法 计 数 保 持

2) 74193(双时钟) 注 74193 74193 d3 d2 d1 d0 CO Q0 Q1 Q2 Q3 LD CPU CR BO CPD 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74193 D1 Q1 Q0 CPD CPU Q2 Q3 地 VCC D0 CR BO CO LD D2 D3 CR LD CPU CPD D3 D2 D1 D0 Q3n+1 Q2n+1 Q1n+1 Q0n+1 注 1        0 0   d3 d2 d1 d0 0 1  1     0 1 1      0 1 1 1     0 0 0 0 d3 d2 d1 d0 加 法 计 数 减 法 计 数 保 持 异步清零 异步置数 BO =CO=1

二、二进制异步计数器 CP0 = CP 1. 二进制异步加法计数器 CP1 = Q0 CP2 = Q1 CP 用T  触发器 Q0 1. 二进制异步加法计数器 CP1 = Q0 CP2 = Q1 CP Q0 Q1 Q2 用T  触发器 (J = K = 1) 下降沿触发 C = Q2n Q1n Q0n 1 Q0 1J 1K C1 FF0 Q1 FF1 Q2 FF2 C CP & 并行 进位 CP0= CP CP1=Q0 CP2=Q1 若采用上升沿触发的 T  触发器(P313)

D 触发器构成的 T 触发器 ( D = Q )， ——下降沿触发 & & C C 若改用上升沿触发的 D 触发器？ Q0 Q1 CP FF1 FF2 C1 1D Q2 FF0 & C Q0 Q1 CP FF1 FF2 C1 1D Q2 FF0 & C 若改用上升沿触发的 D 触发器？

2. 二进制异步减法计数器 用T 触发器 (J = K = 1) 上升沿触发 T 触发器的触发沿 CP0= CP CP1= Q0 2. 二进制异步减法计数器 CP Q2Q1Q0 用T 触发器 (J = K = 1) 上升沿触发 1 2 3 4 5 6 7 8 0 0 0 1 Q0 1J 1K C1 FF0 Q1 FF1 Q2 FF2 B CP & 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 二进制异步计数器级间连接规律 0 0 0 CP0= CP 计数规律 T 触发器的触发沿 上升沿 下降沿 加法计数 CPi = Qi-1 减法计数 CP1= Q0 CP2= Q1 B = Q2n Q1n Q0n

3. 集成二进制异步计数器 74197、74LS197 74197 74197 异步清零 异步置数 加法计数 二 — 八 — 十六进制计数 Q0 Q1 Q2 Q3 CR CP1 D0 D1 D2 D3 CP0 CT/LD 1 2 3 4 5 6 7 14 13 12 11 10 9 8 74197 CT/LD Q2 D2 D0 Q0 CP1 地 VCC CR Q3 D3 D1 Q1 CP0 计数/置数 异步清零 异步置数 加法计数 二 — 八 — 十六进制计数

二-八-十六进制计数器的实现 M = 2 计数输出： M = 8 计数输出： M = 16 计数输出： Q1 Q2 1J 1K C1 FF2 1 Q3 FF3 FF1 CP1 CP0 FF0 Q0 M = 2 计数输出： M = 8 计数输出： M = 16 计数输出： 其它：74177、74LS177、74293、74LS293 等。

（8421BCD 码） 5.2.3 十进制计数器 一、十进制同步计数器 1. 十进制同步加法计数器 状态图 0000 0001 /0 5.2.3 十进制计数器 （8421BCD 码） 一、十进制同步计数器 1. 十进制同步加法计数器 状态图 0000 0001 /0 0010 0011 0100 0101 0110 0111 1000 1001 /1 时钟方程 Q3nQ2n Q1nQ0n 00 01 11 10  1 00 01 11 10 C 输出方程

状态方程 Q1nQ0n Q3nQ2n 00 01 11 10 00 01 11 10 Q3n+1 Q2n+1 Q1n+1 Q0n+1     0 0 0 1 0 1 0 1 1 0 0 1 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 1 1 检查能否自启动 驱动方程 将无效状态1010  1111 代入状态方程： J0 = K0 = 1, J1= Q3nQ0n, K1= Q0 1010 1011 0100 1110 J2 = K2 = Q1nQ0n 1111 1000 1100 1101 0100 J3 = Q2nQ1nQ0n , K3 = Q0n 选择下降沿、JK 触发器 能自启动 逻辑图 CP 1K C1 FF2 & 1J C FF0 FF3 1 Q1 Q0 FF1 Q2 Q3

2. 十进制同步减法计数器 0000 1001 /1 1000 /0 0111 0110 0101 0100 0011 0010 0001 (略) 3. 十进制同步可逆计数器 (略)

4. 集成十进制同步计数器 (1) 集成十进制同步加法计数器 74160、74162(TTL) (引脚排列与74161相同) 同步计数功能： 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74160(2) VCC CO Q0 Q1 Q2 Q3 CTT LD CR CP D0 D1 D2 D3 CTP 地 (引脚排列与74161相同) 同步计数功能： 保持功能： 异步清零功能： (74162 同步清零) 进位信号保持 同步置数功能： 进位输出低电平

(2) 集成十进制同步可逆计数器 1) 74190 (单时钟，引脚与74191相同) 异步并行置数功能： 74191 同步可逆计数功能： 1) 74190 (单时钟，引脚与74191相同) 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74191 D1 Q1 Q0 CT U/D Q2 Q3 地 VCC D0 CP RC CO/BO LD D2 D3 异步并行置数功能： 同步可逆计数功能： 加法计数 减法计数 保持功能：

2) 74192 (双时钟，引脚与74193相同) 异步清零功能： 异步置数功能： 74193 同步可逆计数功能： 加法计数 减法计数 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74193 D1 Q1 Q0 CPD CPU Q2 Q3 地 VCC D0 CR BO CO LD D2 D3 异步清零功能： 异步置数功能： 同步可逆计数功能： 加法计数 减法计数 保持功能

5.2.4 N 进制计数器 用触发器和门电路设计 方法 清零端 用集成计数器构成 (同步、异步) 置数端

一、利用同步清零或置数端获得 N 进制计数 思 路： 当 M 进制计数到 SN –1 后使计数回到 S0 状态 步 骤： 2. 求归零逻辑表达式； 3. 画连线图。 [例5.2.1] 用4位二进制计数器 74163 构成十二进制计数器。 解： 1. = 1011 74163 Q0 Q1 Q2 Q3 CTT LD CO CP CTP D0 D1 D2 D3 CR 1 2. 归零表达式： & 同步置零 3. 连线图 同步清零

当计数到 SN 时，立即产生清零或置数信号， 使返回 S0 状态。（瞬间即逝） 思 路： 当计数到 SN 时，立即产生清零或置数信号， 使返回 S0 状态。（瞬间即逝） 步 骤： 1. 写出状态 SN 的二进制代码； 2. 求归零逻辑表达式； 3. 画连线图。 [例5.2.2] 用二-八-十六进制异步计数器197构成12进制计数器。 74197 Q0 Q1 Q2 Q3 CP0 D0 D1 D2 D3 CR CP CP1 LD CT/ & 状态S12的作用： 产生归零信号 异步置零 异步清零

作业 393页5－6； 393页5－8； 394页5－9.

第五章 小 结 一、时序逻辑电路的特点 组合逻辑电路 数字 电路 时序逻辑电路 1. 逻辑功能： 2. 电路组成： 第五章 小 结 一、时序逻辑电路的特点 组合逻辑电路 数字 电路 （基本构成单元 →门电路） 逻辑 功能 时序逻辑电路 （基本构成单元 →触发器） 1. 逻辑功能： 任何时刻电路的输出，不仅和该时刻的输入 信号有关，而且还取决于电路原来的状态。 与时间因素( CP )有关； 2. 电路组成： 含有记忆性的元件( 触发器 )。 二、时序电路逻辑功能的表示方法 逻辑图、逻辑表达式、状态表、卡诺图、 状态转换图（简称状态图）和时序图

三、时序电路的基本分析方法 实质： 逻辑图 状态图 关键： 求出状态方程，列出状态表，根据状态表画 出状态图和时序图，由此可分析出时序逻辑 电路的功能。 四、时序电路的基本设计方法 实质： 状态图 逻辑图 关键： 根据设计要求求出最简状态表（图），再通过卡诺图求出状态方程和驱动方程，由此画出逻辑图。

五、计数器 记录输入脉冲 CP 个数的电路，是极具典型性和代表性的时序逻辑电路。 1. 按计数进制分： 二进制计数器、十进制计数器和任意进制计数器 2. 按计数增减分： 加法计数器、减法计数器和可逆（加/减）计数器 3. 按触发器翻转是否同步分： 同步计数器和异步计数器

功能完善、使用方便灵活，能很方便地构成 N 进制（任意）计数器。主要方法有两种： 六、中规模集成计数器 功能完善、使用方便灵活，能很方便地构成 N 进制（任意）计数器。主要方法有两种： 1. 用同步置 0 端或置数端归零获得 N 进制计数器 根据 N - 1 对应的二进制代码写反馈归零函数。 2. 用异步置 0 端或置数端归零获得 N 进制计数器 根据 N 对应的二进制代码写反馈归零函数。 当需要扩大计数器的容量时，可将多片集成计数器进行级联。如 两片16 进制集成计数器 16 ╳ 16 进制计数器 两片10 进制集成计数器 10 ╳ 10 进制计数器