Download presentation
Presentation is loading. Please wait.
1
计算机原理及系统结构 第三十一讲 主讲教师：赵宏伟 学时：64
2
第7章 多级结构的存储器系统概述 和主存储器
3
本章主要内容 多级结构的存储器系统概述 主存储器部件的组成和设计 教学计算机的内存储器实例 提高储存器系统性能的途径 主存储器概述
动态存储器原理 静态存储器原理 存储器的组织 教学计算机的内存储器实例 提高储存器系统性能的途径
4
存储器系统的概念与目标 控 制 器 运 算 器 入出接口和总线 高速缓存 输入设备 主存储器 输出设备 外存设备 P197
5
存储器系统的概念与目标 存储器的作用 存储器的要求 计算机中用来存放程序和数据的部件，是冯.诺依曼结构计算机的重要组成
程序和数据的共同特点：二进制位串 存储器的要求 能够有两个稳定状态来表示二进制中的“0”和“1” 容易识别，两个状态能方便地进行转换 几种常用的存储介质：磁介质、触发器、电容、光盘
6
存储器系统的概念与目标 存储器追求的目标 怎么实现这个目标？ 尽可能快的存取速度：应能基本满足CPU对数据的要求
尽可能大的存储空间：可以满足程序对存储空间的要求 尽可能低的单位成本：（价格/位）在用户能够承受范围内 怎么实现这个目标？ 用多级结构存储器把要用的程序和数据，按其使用的急迫程度分段调入存储容量不同、运行速度不同的存储器中，并由硬软件系统统一调度管理 例如三级结构存储器：cache－主存－虚存
7
多级结构存储器系统 选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，组成一个统一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度、容量、成本方面的优势，从而达到最优性能价格比，以满足使用要求。 例如：用容量更小但速度最快的 SRAM芯片组成 CACHE，容量较大速度适中的 DRAM芯片组成 MAIN MEMORY，用容量特大但速度较慢的磁盘设备构成 VIRTUAL MEMORY。 P197
8
多级结构存储器系统
9
程序运行的局部性原理 合理地把程序和数据分配在不同存储介质中 程序运行的局部性原理表现在三方面
时间方面：在一小段时间内，最近被访问过的程序和数据很可能再次被访问，例如：程序循环 空间方面：在空间上这些被访问的程序和数据往往集中在一小片存储区，例如：数组存放 指令执行顺序方面：在访问顺序上，指令顺序执行比转移执行的可能性大 (大约 5:1 ) 合理地把程序和数据分配在不同存储介质中 P198
10
多级结构存储器之间应满足的原则 一致性原则 包含性原则
同一个信息可以处在不同层次存储器中，此时，这一信息在几个级别的存储器中应保持相同的值。 包含性原则 处在内层的信息一定被包含在其外层的存储器中，反之则不成立，即内层存储器中的全部信息是其相邻外层存储器中一部分信息的复制品 。 P198
11
微电子技术发展趋势 CPU与DRAM性能比较
12
现代计算机中的存储层次 利用程序的局部性原理 以最低廉的价格提供尽可能大的存储空间 以最快速的技术实现高速存储访问
13
本章主要内容 多级结构的存储器系统概述 主存储器部件的组成和设计 教学计算机的内存储器实例 提高储存器系统性能的途径 主存储器概述
动态存储器原理 静态存储器原理 存储器的组织 教学计算机的内存储器实例 提高储存器系统性能的途径
14
主存储器概述 AB k 位（给出地址） CPU Main Memory DB n 位（传送数据） READ WRITE READY
控制总线 CB 指出总线周期的类型和本次读写操作完成的时刻 AB k 位（给出地址） CPU Main Memory DB n 位（传送数据） 例如： k= 32 位 n= 64 位 READ WRITE READY P200
15
主存储器的读写过程 读过程： 写过程： 给出地址 给出片选与读命令 保存读出内容 给出片选与数据 给出写命令 数据寄存器 主存储体 /CS0
/WE 地址寄存器
16
主存储器概述 主要技术指标 存取时间 存储周期 存储容量 通常用读写一个存储单元所需的时间度量，即读写速度
连续两次读写存储单元所需的时间间隔 大于读写一次存储单元的存取时间 存储容量 通常用构成存储器的字节（8位）或者字数（2、4、8个字节）表述 多数计算机能在逻辑上同时支持按字节或者字读写存储器
17
半导体存储器的分类
18
计算机原理及系统结构 第三十二讲 主讲教师：赵宏伟 学时：64
19
静态和动态RAM芯片特性 SRAM DRAM 存储信息 触发器 电容 破坏性读出 非 是 需要刷新 不要 需要 送行列地址 同时送 分两次送
存储信息 触发器 电容 破坏性读出 非 是 需要刷新 不要 需要 送行列地址 同时送 分两次送 运行速度 快 慢 集成度 低 高 发热量 大 小 存储成本 高 低
20
动态存储器读写原理 动态存储器，是用金属氧化物半导体（MOS）的单个MOS管来存储一个二进制位（bit）信息的。信息被存储在MOS管T的源极的寄生电容CS中，例如，用CS中存储有电荷表示1，无电荷表示0。 ++ - - 字线 位 线 高，T 导通， 低，T 截止。 VDD CS 柵极 T 源极 漏极 充电 放电 通过电容CS有 无存储电荷来 区分信号1、0 P201
21
T - - CS + + VDD 高，T 导通， 低，T 截止。 字线 位 线 低 写 1 ：使位线为低电平，
- - CS 位 线 + + VDD 低 写 1 ：使位线为低电平， 若CS 上无电荷，则 VDD 向 CS 充电； 把 1 信号写入了电容 CS 中。 若CS 上有电荷，则 CS 的电荷不变， 保持原记忆的 1 信号不变。
22
T - - CS + + VDD 高，T 导通， 低，T 截止。 字线 位 线 高 写 0 ：使位线为高电平，
- - CS 位 线 + + VDD 高 写 0 ：使位线为高电平， 若CS 上有电荷，则 CS 通过 T 放电； 把 0 信号写入了电容 CS 中。 若CS 上无电荷，则 CS 无充放电动作， 保持原记忆的 0 信号不变。
23
T - - CS ++ VDD 字线 高，T 导通， 位 线 高 低 读操作： 首先使位线充电至高电平，当字线来高电平后，T导通，
接在位线上的读出放大器会感知这种变化，读出为 1。
26
动态存储器读写原理 破坏性读出：读操作后，被读单元的内容一定被清为零，必须把刚读出的内容立即写回去，通常称其为预充电延迟，它影响存储器的工作频率，在结束预充电前不能开始下一次读。 要定期刷新：在不进行读写操作时，DRAM 存储器的各单元处于断路状态，由于漏电的存在，保存在电容CS 上的电荷会慢慢地漏掉，为此必须定时予以补充，通常称其为刷新操作。刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。刷新周期一般为2ms，刷新有两种常用方式： 集中刷新，停止内存读写操作，逐行将所有各行刷新一遍； 分散刷新，每隔一定时间段，刷新一行，各行轮流进行。 信号序关系：结论性内容参考P203。
27
静态存储器存储原理 静态存储器（SRAM）是用触发器线路记忆和读写数据的，通常用6个MOS管组成存储一位二进制信息的存储单元。其中4个MOS管组成两个反相器，输入输出交叉耦合构成一位触发器，记忆一位二进制信息。 P204
29
存储器的组织 用1024×1位的芯片组成1KB RAM
30
存储器的组织 用256×4位的芯片组成1KB RAM
31
计算机原理及系统结构 第三十三讲 主讲教师：赵宏伟 学时：64
32
存储器设计 地址译码（芯片选择） 字扩展 位扩展
33
本章主要内容 多级结构的存储器系统概述 主存储器部件的组成和设计 教学计算机的内存储器实例 提高储存器系统性能的途径 主存储器概述
动态存储器原理 静态存储器原理 存储器的组织 教学计算机的内存储器实例 提高储存器系统性能的途径
34
教学计算机的内存储器实例 设计基本要求 地址总线：16位，高3位译码产出片选信号 数据总线：16位，分为内部DB和外部DB 控制总线：
需要ROM来存放监控程序 需要RAM供用户和监控程序使用 能够让用户进行扩展 地址总线：16位，高3位译码产出片选信号 数据总线：16位，分为内部DB和外部DB 控制总线： 时钟信号：与CPU时钟同步，简化设计 读写信号：由/MIO，REQ和/WE译码生成内存和IO读写信号
35
静态存储器字位扩展 教学计算机系统的存储器的容量为 10K字，每个字的字长为 16 位。存储器芯片选用两种：
有 8192 个存储单元、每个存储单元由 8 位组成的静态存储器芯片58C65ROM 有 2048 个存储单元、每个存储单元由 8 位组成的静态存储器芯片6116RAM 为组成 16 位的存储器，必须使用两片芯片完成字长扩展（位扩展）；为达到10K的内容容量，还必须用两片芯片完成存储单元的数量扩展（字扩展）； 为访问 8192 个存储单元，需要使用13位地址，应把地址总线的低13位地址送到每个58C65存储器芯片的地址引脚； 为访问 2048 个存储单元，需要使用11位地址，应把地址总线的低11位地址送到每个6116存储器芯片的地址引脚； 对地址总线的高位部分进行译码，产生的译码信号送到相应的存储器芯片的片选信号引脚 /CS，用于选择让哪一个地址范围内的存储器芯片工作，保证不同存储器芯片在时间上以互斥方式（分时）运行。 还要向存储器芯片提供读写控制信号 /WE，以区分是读、还是写操作，/WE信号为高电平是读，为低是写。
36
静态存储器字位扩展 低八位数据 高八位数据 地址总线低13位 高位地址译码给出片选信号 8K * 8 bit 8K * 8 bit 13
0－1FFF 8K * 8 bit 8K * 8 bit /CS0 13 /WE 2000－27FF 2K * 8 bit 2K * 8 bit 译码器 /CS1 11 11 3 地址总线低13位 高位地址译码给出片选信号
37
本章主要内容 多级结构的存储器系统概述 主存储器部件的组成和设计 教学计算机的内存储器实例 提高储存器系统性能的途径 主存储器概述
动态存储器原理 静态存储器原理 存储器的组织 教学计算机的内存储器实例 提高储存器系统性能的途径
38
提高储存器系统性能的途径 动态存储器系统的快速读写技术
快速页式工作技术 ：连续读写属于同一行的多个列中的数据，其行地址只需在第一次读写时送入（锁存），之后保持不变，则每次读写属于该行的多个列中的数据时，仅锁存列地址即可，从而省掉了锁存行地址时间，也就加快了主存储器的读写速度。 EDO（Extended Data Out）技术：在数据输出部分增加数据锁存线路，延长输出数据的有效保持时间，即使地址信号改变了，仍能取到正确的读出数据，这可以进一步缩短地址送入时间，也就加快了主存储器的读写速度。
39
提高储存器系统性能的途径 主存储器的并行读写技术 主要有两种方案：
并行读写能够使主存储器在一个工作周期或略多一点的时间内读出多个主存字。在静态和动态的存储器都可使用并行读写技术。 主要有两种方案： 一体多字：加宽每个主存单元的宽度，同时存储多个主存字 优点：降低平均读出时间，为原来的几分之一 缺点：需要位数足够多的寄存器缓存数据，多次送数据总线 多体交叉编址：把主存储器分为几个独立读写、字长为为一个主存字的存储体，通过合理的组织，使几个存储体协同工作。 两种读写方式：同时启动读写方式、顺序轮流启动读写方式 交叉编址方式：因为程序运行的局部性原理，把连续的主存字分布 到不同的存储体中。
40
一体多字结构 数据总线 W W W W 主存储器存储体 一体 4 字结构 地址寄存器
41
单字多体结构 数据总线 0字 1字 2字 3字 单字 4 体结构 地址寄存器
42
提高储存器系统性能的途径 成组数据传送（Burst mode） 其他可行方案 目的：提高数据总线的输入输出能力
传送一次地址，连续在总线上传送多个数据 需要CPU支持（PC机486以上）、主存储器支持（多体结构、EDO技术等） 其他可行方案 提高存储器芯片本身的读写速度 EDRAM：Enhanced DRAM CDRAM：Cache DRAM 改进芯片之间的组合与结构关系 SDRAM：Synchronous DRAM RDRAM：Rambus DRAM 使用多端口的存储器芯片 EDRAM：改进了CMOS制造工艺，使晶体管开关加速，使存取时间和周期时间比普通DRAM减少一半，而且集成了小容量SRAM cache CDRAM：原理与EDRAM相似，主要差别是SRAM cache容量较大
Similar presentations
