第4章 VHDL设计初步.

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1 第4章 VHDL设计初步

2 如果你是一名电子类及相关专业的学生，掌握可编程逻辑系统VHDL设计技术，你的身价倍增，成为用人单位的抢手人才。
如果你是一名硬件设计工程师，掌握可编程逻辑系统VHDL设计技术，你会远离传统的硬件设计方法，告别画繁杂的电原理图、选众多元器件之苦，从繁杂的设计调试中解放出来，使你设计的产品以最快速度上市，用VHDL来提高你的工作效力。 如果你是一名软件设计师，掌握可编程逻辑系统VHDL设计技术，你可以利用VHDL语言来描述数字系统的硬件构成及其行为，硬件设计不再是硬件工程师的专利。

3 原理图输入与 VHDL文本输入设计的区别 Graphic is what you draw is what you get
“ tell me what hardware you want and I will give it to you” VHDL is what you write is what functional you get “ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job” but the designer can not control how the circuit implement

4 Very high speed integrated Hardware Description Language (VHDL)
是IEEE、工业标准硬件描述语言 用语言的方式而非图形等方式描述硬件电路 容易修改 容易保存 特别适合于设计的电路有： 复杂组合逻辑电路，如： 译码器、编码器、加减法器、多路选择器、地址译码器…... 状态机 等等……..

5 VHDL的功能和标准 VHDL 描述 VHDL有过两个标准： 输入端口 输出端口 电路的行为和功能
IEEE Std (called VHDL 1987) IEEE Std (called VHDL 1993)

6 VHDL Synthesis vs. other HDLs Synthesis
VHDL: “tell me how your circuit should behave and I will give you hardware that does the job” ABEL, PALASM, AHDL: “tell me what hardware you want and I will give it to you”

7 Why using VHDL instead of Graphic
Easy to Modify It is more powerful than Graphic VHDL is a portable language because is device independent the same code can be applied to Device manufactured by Company A or Company B

8 实体 4.1 多路选择器VHDL描述 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT;
【例4-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ; 实体 图5-1 mux21a实体 结构体 图4-2 mux21a结构体

9 4.1.1 2选1多路选择器的VHDL描述 【例4-2】 ENTITY mux21a IS PORT ( a, b : IN BIT;
s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ; 【例4-3】 . . . ARCHITECTURE one OF mux21a IS BEGIN y <= (a AND (NOT s)) OR (b AND s) ; END ARCHITECTURE one;

10 4.1.1 2选1多路选择器的VHDL描述 【例4-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT;
y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;

11 选1多路选择器的VHDL描述 图4-3 mux21a功能时序波形

12 4.1.2 VHDL相关语句说明 1. 实体表达 【例4-5】 ENTITY e_name IS
PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END ENTITY e_name; 或： 【例4-6】 END e_name;

13 VHDL相关语句说明 2. 实体名:如用counter4b,adder8b。不用or2,and2等。 3. PORT语句和端口信号名 4. 端口模式 INOUT BUFFER OUT IN 5. 数据类型BIT（如INTEGER BOOLEAN STD_LOGIC BIT等）

14 上下两式的区别是IEEE93/87标准不同。前者为IEEE VHDL’93标准、后者是IEEE VHDL’87标准。
6. 结构体表达 【例4-7】 ARCHITECTURE arch_name OF e_name IS (说明语句) BEGIN (功能描述语句) END ARCHITECTURE arch_name ； 或： 【例4-8】 END arch_name ； 上下两式的区别是IEEE93/87标准不同。前者为IEEE VHDL’93标准、后者是IEEE VHDL’87标准。

15 ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ;
VHDL相关语句说明 7. 信号传输(赋值)符号和数据比较符号 【例4-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ; s = ‘0’中“=”没有赋值的含义，只是一种数据比较符号。boolean类型，取值分别是：true和false 。

16 5.1.2 VHDL相关语句说明 8. 逻辑操作符AND、OR、NOT 9. IF_THEN条件语句 【例4-4】
ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;

17 4.1.2 VHDL相关语句说明 10. WHEN_ELSE条件信号赋值语句 赋值目标 <= 表达式 WHEN 赋值条件 ELSE
... 表达式 ； Z <= a WHEN p1 = ‘1’ ELSE b WHEN p2 = ‘1’ ELSE c ;

18 4.1.2 VHDL相关语句说明 11. PROCESS进程语句和顺序语句 12. 文件取名和存盘 【例4-4】
ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ; 12. 文件取名和存盘

19 4.1.3 VHDL设计的基本概念和语句小节 实体 结构体 端口定义 端口模式 数据类型 信号赋值符 条件比较符  延时 逻辑操作符
IF条件语句 并行条件语句 进程语句 顺序语句 并行语句 文件取名 文件存盘

20 4.2 寄存器描述及其VHDL语言现象 4.2.1 D触发器的VHDL描述
【例4-9】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK) IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF; Q <= Q1 ; 将内部的暂存数据向端口输出 END PROCESS ; END bhv; D触发器

21 They are all the same DFF 比较用5种不同语句的D触发器VHDL程序 Entity test1 is
port (clk, d : in bit; q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk) if clk='1' AND clk’last_value='0' then q1 <= d; end if; q <= q1 ; end process; end test1_body; LIBRARY IEEE; USE IEEE.std_logic_1164.all; Entity test1 is port (clk, d : in bit; q : out bit); end test1; architecture body of test1 is begin process (clk,d) if rising_edge(clk) then q <= d; end if; end process; end test1_body; Entity test1 is port (clk : in bit; d : in bit; q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk) if (clk = ‘1’) then q1 <= d; end if; q <= q1 ; end process; end body; Entity test1 is port (clk : in bit; d : in bit; q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk，d) if (clk = ‘1’) then q1 <= d; end if; q <= q1 ; end process; end body; They are all the same DFF

22 How Many Registers? ENTITY reg1 IS PORT ( d : in BIT; clk : in BIT;
q : out BIT); END reg1; ARCHITECTURE reg1 OF reg1 IS SIGNAL a, b : BIT; BEGIN PROCESS (clk) IF clk='1' AND clk’event THEN a <= d; b <= a; q <= b; END IF; END PROCESS;

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24 How Many Registers? ENTITY reg1 IS PORT ( d : in BIT; clk : in BIT;
q : out BIT); END reg1; ARCHITECTURE reg1 OF reg1 IS BEGIN PROCESS (clk) VARIABLE a, b : BIT; IF clk='1' AND clk’event THEN a := d; b := a; q <= b; END IF; END PROCESS;

25 用VHDL设计4位计数器 取整数数据类型，为什么？ 整数取值范围 端口信号模式取 BUFFER，为什么？ 注意整数和位的不同表达方式！ A
1 注意整数和位的不同表达方式！

26 修改后的程序 运算符加载 注意，信号 端口模式和 数据类型的 改变！ 注意，引 进内部信 号矢量！

27 综合后的计数器电路RTL图 组合电路加1器 4位锁存器 输出反馈 锁存信号

28 用VHDL设计7段16进制译码器 用CASE语句完成真值表的功能 向7段数码 管输出信号， 最高位控制 小数点

29 注意，此语句必须加入 4位加法 计数器 7段译码器 信号输出 8位总线输出

30 数据对象 信号Signal 和变量 Variable
Signal Assignment receive the assign value after a period of time Variable Assignment happens immediately when the statement is executed, no delay

31 Signals vs. Variables SIGNALS VARIABLES
UTILITY: Represent Circuit Represent local storage Interconnect Global Scope (anywhere) Local Scope (inside process) Updated at end of PROCESS Updated Immediately (new value not available) (new value available) SCOPE: BEHAVIOR:

32 BIT数据类型定义： TYPE BIT IS('0','1');
D触发器VHDL描述的语言现象说明 1. 标准逻辑位数据类型STD_LOGIC BIT数据类型定义： TYPE BIT IS('0','1'); STD_LOGIC数据类型定义： TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-'); STD_LOGIC所定义的9种数据的含义是： ‘U’表示未初始化的； ‘X’表示强未知的； ‘0’表示强逻辑0； ‘1’表示强逻辑1； ‘Z’表示高阻态； ‘W’ 表示弱未知的； ‘L’表示弱逻辑0； ‘H’表示弱逻辑1； ‘-’表示忽略。

33 4.2.2 D触发器VHDL描述的语言现象说明 2. 设计库和标准程序包 3. SIGNAL信号定义和数据对象
使用库和程序包的一般定义表式是： LIBRARY <设计库名>; USE < 设计库名>.<程序包名>.ALL ; 3. SIGNAL信号定义和数据对象 SIGNAL Q1 : STD_LOGIC 【例5-10】 ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) IF CLK'EVENT AND CLK = '1' THEN Q <= D ; END IF; END PROCESS ; END ;

34 关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变边沿： <信号名>'EVENT
D触发器VHDL描述的语言现象说明 4. 上升沿检测表式和信号属性函数EVENT CLK'EVENT AND CLK = '1' 关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变边沿： <信号名>'EVENT 短语“CLK’EVENT ”就是对CLK标识符的信号在当前的一个极小的时间段δ内发生事件的情况进行检测。

35 4.2.2 D触发器VHDL描述的语言现象说明 5. 不完整条件语句与时序电路 【例4-11】 ENTITY COMP_BAD IS
PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) IF a1 > b1 THEN q1 <= '1' ; ELSIF a1 < b1 THEN q1 <= '0' ;-- 未提及当a1=b1时，q1作何操作 END IF; END PROCESS ;

36 5. 不完整条件语句与时序电路 图4-5 例4-11的电路图

37 5. 不完整条件语句与时序电路 【例4-12】 ENTITY COMP_GOOD IS PORT(a1 : IN BIT;
b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS (a1,b1) IF a1 > b1 THEN q1 <= '1' ; ELSE q1 <= '0' ; END IF; END PROCESS ; END 图4-6 例4-12的电路图

38 4.2.3 实现时序电路的VHDL不同表达方式 【例4-13】 ... PROCESS (CLK) BEGIN
IF CLK'EVENT AND (CLK='1') AND (CLK'LAST_VALUE='0') THEN Q <= D ; --确保CLK的变化是一次上升沿的跳变 END IF; END PROCESS ; 【例4-14】 ... PROCESS (CLK) BEGIN IF CLK='1' AND CLK'LAST_VALUE='0' --同例5-13 THEN Q <= D ; END IF; END PROCESS ;

39 4.2.3 实现时序电路的VHDL不同表达方式 【例4-15】 LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) IF rising_edge(CLK) -- CLK的数据类型必须是STD_LOGIC THEN Q1 <= D ; END IF; Q <= Q1 ; END PROCESS ;

40 4.2.3 实现时序电路的VHDL不同表达方式 【例4-16】 ... PROCESS BEGIN
【例4-16】 PROCESS BEGIN wait until CLK = '1' ; 利用wait语句 Q <= D ; END PROCESS; 【例4-17】... PROCESS (CLK) BEGIN IF CLK = '1' THEN Q <= D ; --利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ; 【例4-18】... PROCESS (CLK，D) BEGIN IF CLK = '1' 电平触发型寄存器 THEN Q <= D ; END IF; END PROCESS ;

41 实现时序电路的VHDL不同表达方式 图4-7 边沿型触发器时序波形 图4-8 电平触发型寄存器的时序波形

42 4.2.4 异步时序电路设计 【例5-19】 ... ARCHITECTURE bhv OF MULTI_DFF IS
异步时序电路设计 【例5-19】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) IF CLK'EVENT AND CLK='1' THEN Q1 <= NOT (Q2 OR A); END IF; END PROCESS ; PRO2:PROCESS (Q1) IF Q1'EVENT AND Q1='1' THEN Q2 <= D; QQ <= Q2 ; 图4-9 例4-19综合的电路

43 VHDL设计基本概念和语言现象小节 VHDL库 程序包 数据类型 数据对象 信号属性 时钟检测 时序电路 异步时序

44 4.3 1位二进制全加器的VHDL设计 图4-10半加器h_adder电路图 图4-11 全加器f_adder电路图

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46 4.3.1 半加器描述和CASE语句 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 1. CASE语句
表5-1 半加器h_adder逻辑功能真值表 a b so co 1. CASE语句 CASE语句的一般表式是： CASE <表达式> IS When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ； ... END CASE ；

47 2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR
半加器描述和CASE语句 2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR STD_LOGIC_VECTOR类型与STD_LOGIC一样，都定义在STD_LOGIC_1164程序包中，但后者属于标准位类型，而前者被定义为标准一维数组。数组中的每一个元素的数据类型都是标准逻辑位STD_LOGIC。 在使用STD_LOGIC_VECTOR中，必须注明其数组宽度，即位宽，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) B <= “ ”; B(7)为‘0’ B(4 DOWNTO 1) <= “1101”; --B(4)为“1” B(7 DOWNTO 4) <= A; B(6)等于A(2)

48 4.3.1 半加器描述和CASE语句 3. 并置操作符  以下是一些并置操作示例：
SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a <= '1''0'd(1)'1' ; -- 元素与元素并置，并置后的数组长度为4 IF a  d = "101011" THEN ... –- 在IF条件句中可以使用并置符

49 4.3.1 半加器描述和CASE语句 【例4-20】 LIBRARY IEEE ;--或门逻辑描述
USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c <= a OR b ; END ARCHITECTURE fu1; 【例4-21】 LIBRARY IEEE; --半加器描述(1) USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY adder; ARCHITECTURE fh1 OF adder is BEGIN so <= NOT(a XOR (NOT b)) ; co <= a AND b ; END ARCHITECTURE fh1;