时序电路 计数器分析及设计 刘鹏 浙江大学信息与电子工程学院 March 31, 2016 EE141

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1 时序电路 计数器分析及设计 刘鹏 liupeng@zju.edu.cn 浙江大学信息与电子工程学院 March 31, 2016 EE141
时序电路 计数器分析及设计 刘鹏 浙江大学信息与电子工程学院 页眉和页脚 March 31, 2016

2 复习 时序逻辑电路 时序电路通常包含组合电路和存储电路两部分.
EE141 时序逻辑电路 复习 时序电路通常包含组合电路和存储电路两部分. 存储电路的输出状态反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出. 任一时刻的输出信号不仅取决于当时的输入信号，还取决于电路原来的状态（与以前的输入有关）. 组合逻辑电路 存储电路 输出方程Yi 驱动方程Zi 状态方程 Qi 输入Xi 时序电路的结构框图 ZDMC – Lec.#10 2 2

3 复习 FSM:有限状态机 采用输入信号和电路状态的逻辑函数去描述时序电路逻辑功能的方法 Mealy型 Moore型
EE141 FSM:有限状态机 复习 采用输入信号和电路状态的逻辑函数去描述时序电路逻辑功能的方法 Mealy型 输出信号取决于存储电路状态和输入变量 Moore型 输出只是存储电路现态的函数 输出与时钟同步 inputs Moore outputs Mealy outputs next state current state combinational logic ZDMC – Lec.#10 3 3

4 Block Diagram for Counters and State Machines
Mealy model Moore model ZDMC – Lec.#10

5 Universal Shift Register
EE141 Universal Shift Register Holds 4 values Serial or parallel inputs Serial or parallel outputs Permits shift left or right Shift in new values from left or right left_in left_out right_out clear right_in output input s0 s1 clock clear sets the register contents and output to 0 s1 and s0 determine the shift function s0 s1 function hold state shift right shift left load new input ZDMC – Lec.#10 5 5

6 Design of Universal Shift Register
EE141 Design of Universal Shift Register Consider one of the four flip-flops New value at next clock cycle: Nth cell to N-1th cell to N+1th cell Q D CLK clear s0 s1 new value 1 – – output output value of FF to left (shift right) output value of FF to right (shift left) input CLEAR s0 and s1 control mux 1 2 3 Q[N-1] (left) Q[N+1] (right) Input[N] ZDMC – Lec.#10 6 6

7 Universal Shift Register Verilog
EE141 Universal Shift Register Verilog module univ_shift (out, lo, ro, in, li, ri, s, clr, clk); output [3:0] out; output lo, ro; input [3:0] in; input [1:0] s; input li, ri, clr, clk; reg [3:0] out; assign lo = out[3]; assign ro = out[0]; clk or clr) begin if (clr) out <= 0; else case (s) 3: out <= in; 2: out <= {out[2:0], ri}; 1: out <= {li, out[3:1]}; 0: out <= out; endcase end endmodule ZDMC – Lec.#10 7 7

8 EE141 4位双向移位寄存器74LS194A的逻辑图 ZDMC – Lec.#10 8 8

9 器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能
EE141 器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能 ZDMC – Lec.#10 9 9

10 EE141 R’D S1 S0 工作状态 X 置零 1 保持 右移 左移 并行输入 ZDMC – Lec.#10 10 10

11 计数器 用于计数、分频、定时、产生节拍脉冲等 分类： 按时钟分 按计数过程中数字增减分 按计数器中的数字编码分 按计数容量分 同步、异步
EE141 计数器 用于计数、分频、定时、产生节拍脉冲等 分类： 按时钟分 同步、异步 按计数过程中数字增减分 加、减和可逆 按计数器中的数字编码分 二进制、二-十进制等 按计数容量分 十进制，六十进制等 ZDMC – Lec.#10

12 同步计数器 同步二进制计数器 同步二进制加法计数器
EE141 同步计数器 同步二进制计数器 同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： ZDMC – Lec.#10

13 EE141 ZDMC – Lec.#10

14 器件实例：74161 工作状态 X 置 0（异步） 1 预置数（同步） 保持（包括C） 保持（C=0） 计数 EE141
置 0（异步） 1 预置数（同步） 保持（包括C） 保持（C=0） 计数 Counters employed in digital systems quite often require a parallel-load capability for transferring an initial binary number into the counter prior to the count operation. Binary Counter with Parallel Load A counter with a parallel load can be used to generate any desired count sequence. ZDMC – Lec.#10

15 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。
EE141 同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： ZDMC – Lec.#10

16 EE141 同步加减计数器 加/减 计数器 计数结果 加/减 两种解决方案 加/减 计数器 计数结果 ZDMC – Lec.#10

17 加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）
EE141 单时钟方式 加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器） 工作状态 X 1 保持 预置数(异步) 加计数 减计数 ZDMC – Lec.#10

18 器件实例：74LS193（采用T’触发器，即T=1）
EE141 双时钟方式 器件实例：74LS193（采用T’触发器，即T=1） ZDMC – Lec.#10

19 同步十进制计数器 加法计数器 原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。 EE141
ZDMC – Lec.#10

20 State Table for BCD Counter
Present State Next State Output Flip-Flop Inputs Q3 Q2 Q1 Q0 C T3 T2 T1 T0 1 ZDMC – Lec.#10

21 EE141 能自启动 ZDMC – Lec.#10

22 器件实例：74 160 工作状态 X 置 0（异步） 1 预置数（同步） 保持（包括C） 保持（C=0） 计数 EE141
置 0（异步） 1 预置数（同步） 保持（包括C） 保持（C=0） 计数 ZDMC – Lec.#10

23 减法计数器 原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。 EE141
ZDMC – Lec.#10

24 EE141 能自启动 ZDMC – Lec.#10

25 十进制可逆计数器 基本原理一致，电路只用到0000~1001的十个状态 实例器件 单时钟：74190,168 双时钟：74192 EE141
Where QA is the LSB and QD is the MSB. The 74ALS190 is a MOD-10 counter and the 74ALS191 is a MOD-16 binary counter. Both chips are up/down counters and have an asynchronous, active-LOW load input. ZDMC – Lec.#10

26 异步计数器 二进制计数器 异步二进制加法计数器 异步二进制减法计数器 在末位+1时，从低位到高位逐位进位方式工作
EE141 异步计数器 二进制计数器 异步二进制加法计数器 异步二进制减法计数器 在末位+1时，从低位到高位逐位进位方式工作 原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转 ZDMC – Lec.#10

27 异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式工作 原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转 EE141
ZDMC – Lec.#10

28 原理：在4位二进制异步加法计数器上修改而成，要跳过1010 ~ 1111这六个状态
EE141 异步十进制加法计数器 原理：在4位二进制异步加法计数器上修改而成，要跳过1010 ~ 1111这六个状态 1 2 3 4 5 6 7 8 9 10 J=K=1 J=1 J=0 J=0 J=1 J=0 ZDMC – Lec.#10

29 EE141 器件实例：二－五－十进制异步计数器74LS290 ZDMC – Lec.#10