数字系统设计 I Digital System Design I

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1 数字系统设计 I Digital System Design I
EE141 数字系统设计 I Digital System Design I 刘鹏 浙江大学信息与电子工程系 Feb. 14, 2012 Winter ZDMC – Lec. #1 – 1

2 任课教师 liupeng@zju.edu.cn 刘鹏 浙江大学信息与电子工程学系, 信电楼306 Zhejiang University
EE141 任课教师 刘鹏 浙江大学信息与电子工程学系, 信电楼306 Zhejiang University Department of Information Science and Electronic Engineering Hangzhou, Tel: (O) TA: Winter ZDMC – Lec. #1 – 2

3 课程简介 参考书 考核 答疑 阎石, 数字电子技术基础,第5版, 高等教育出版社, 2006.
EE141 课程简介 参考书 阎石, 数字电子技术基础,第5版, 高等教育出版社, 2006. R.H.Katz, G.Borriello, Contemporary Logic Design, second edition,电子工业出版社, 2005. M.M.Mano, Michael D.Ciletti, Digital Design, Fourth Edition, 数字设计(第四版), 电子工业出版社, 2008. 补充材料，见网页 数字系统设计I 考核 平时30%(作业,上课,期中考试) 期末考试70% 答疑 信电楼309房间/周五下午3:00-4:30 Winter ZDMC – Lec. #1 – 3

4 课程结构 控制器和微码 测试和验证 脉冲电路 基础理论知识(必备) 数字电路分析与设计 数字系统和编码、布尔代数、门电路 组合电路 时序电路
EE141 课程结构 基础理论知识(必备) 数字系统和编码、布尔代数、门电路 数字电路分析与设计 组合电路 时序电路 控制器和微码 测试和验证 脉冲电路 Winter ZDMC – Lec. #1 – 4

5 数字系统-设计抽象级别 (Design Abstraction Levels）
EE141 数字系统-设计抽象级别 (Design Abstraction Levels） SYSTEM MODULE + GATE CIRCUIT DEVICE G S D n+ n+ Winter ZDMC – Lec. #1 – 5

6 设计准则 （Design Metrics） 如何评价数字电路的性能 成本Cost 可靠性Reliability
EE141 设计准则 （Design Metrics） 如何评价数字电路的性能 成本Cost 可靠性Reliability 可扩展性Scalability 速度Speed (delay, operating frequency) 功耗Power dissipation 能耗Energy to perform a function Winter ZDMC – Lec. #1 – 6

7 同步数字系统 (Digital Systems)
EE141 同步数字系统 (Digital Systems) 同步数字硬件系统Synchronous Digital Hardware Systems 同步（Synchronous）: “Clocked” - all changes in the system are controlled by a global clock and happen at the same time (not asynchronous) 数字（Digital）: All inputs/outputs and internal values (signals) take on discrete values (not analog). Example digital representation: acoustic waveform A series of numbers is used to represent the waveform, rather than a voltage or current, as in analog systems. Winter ZDMC – Lec. #1 – 7

8 EE141 数字系统例子-1 数字计算机 最大化性能 计算器 - 最小化成本 Winter ZDMC – Lec. #1 – 8

9 数字系统例子-2 Digital Watch 最小化功耗. 电池可维持数年 EE141
Winter ZDMC – Lec. #1 – 9

10 设计折中 设计规范 - 作为设计人员必须在约束条件下实现预期的功能。 功能性描述. 性能，成本，功耗 EE141
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11 EE141 设计表达 Winter ZDMC – Lec. #1 – 11

12 Cell Phone EE141 Winter 2009 ZDMC – Lec. #1 – 12 Power Management
Analog Baseband Digital Baseband (DSP + MCU) Power Management Small Signal RF RF Cell Phone Winter ZDMC – Lec. #1 – 12

13 BlueGene/Q Compute chip
EE141 BlueGene/Q Compute chip System-on-a-Chip design : integrates processors, memory and networking logic into a single chip 360 mm² Cu-45 technology (SOI) ~ 1.47 B transistors 16 user + 1 service processors plus 1 redundant processor all processors are symmetric each 4-way multi-threaded 64 bits PowerISA™ 1.6 GHz L1 I/D cache = 16kB/16kB L1 prefetch engines each processor has Quad FPU (4-wide double precision, SIMD) peak performance Central shared L2 cache: 32 MB eDRAM multiversioned cache will support transactional memory, speculative execution. supports atomic ops Dual memory controller 16 GB external DDR3 memory 1.33 Gb/s 2 * 16 byte-wide interface (+ECC) Chip-to-chip networking Router logic integrated into BQC chip. External IO PCIe Gen2 interface Winter ZDMC – Lec. #1 – 13

14 Blue Gene/Q packaging hierarchy
EE141 Blue Gene/Q packaging hierarchy 4. Node Card 32 Compute Cards, Optical Modules, Link Chips, Torus 3. Compute Card One single chip module, 16 GB DDR3 Memory 2. Module Single Chip 1. Chip 16 cores 5b. I/O Drawer 8 I/O Cards 8 PCIe Gen2 slots 6. Rack 2 Midplanes 1, 2 or 4 I/O Drawers 7. System 20PF/s 5-D Topology: 16x16x16x12x2 A Q32 card is 2x2x2x2x2 and a midplane is 4x4x4x4x2. 5a. Midplane 16 Node Cards Ref: SC2010 Winter ZDMC – Lec. #1 – 14

15 目标 数字电路设计的基础理论 数字系统分析方法 数字系统设计方法 数字系统实现和测试方法 培养电子线路的设计兴趣和解决问题的基本技能
EE141 目标 数字电路设计的基础理论 数字系统分析方法 数字系统设计方法 数字系统实现和测试方法 培养电子线路的设计兴趣和解决问题的基本技能 Winter ZDMC – Lec. #1 – 15

16 EE141 逻辑代数基础（复习） Winter ZDMC – Lec. #1 – 16

17 逻辑代数概述 基本概念-布尔代数 逻辑： 事物的因果关系 用简单(0/1)代数描述复杂性事物 逻辑运算的数学基础： 逻辑代数
EE141 逻辑代数概述 基本概念-布尔代数 逻辑： 事物的因果关系 逻辑运算的数学基础： 逻辑代数 在二值逻辑中的变量取值： 0/1 用简单(0/1)代数描述复杂性事物 Winter ZDMC – Lec. #1 – 17

18 与（AND） 或（OR） 非（NOT） 逻辑代数中的三种基本运算
EE141 逻辑代数中的三种基本运算 与（AND） 或（OR） 非（NOT） 1）以A=1表示开关A合上，A=0表示开关A断开； 2）以Y=1表示灯亮，Y=0表示灯不亮； 三种电路的因果关系不同： Winter ZDMC – Lec. #1 – 18

19 与 -AND A B Y 0 0 0 1 1 条件同时具备，结果发生 Y= A AND B = A&B = A·B = AB
EE141 与 -AND 条件同时具备，结果发生 Y= A AND B = A&B = A·B = AB 真值表/truth table 图形符号 A B Y 0 0 0 1 1 国标 国际 Winter ZDMC – Lec. #1 – 19

20 或-OR A B Y 0 0 0 1 1 条件之一具备，结果发生 Y= A OR B = A+B 真值表 图形符号 EE141
真值表 图形符号 A B Y 0 0 0 1 1 Winter ZDMC – Lec. #1 – 20

21 非-NOT(反相器) 条件不具备，结果发生 真值表 图形符号 A Y 1 EE141
真值表 图形符号 A Y 1 Winter ZDMC – Lec. #1 – 21

22 几种常用的复合逻辑运算1 与非-NAND 或非-NOR 与或非AND-NOR EE141
Winter ZDMC – Lec. #1 – 22

23 几种常用的复合逻辑运算2 异或-EXCLUSIVE OR Y= A  B A B Y 0 0 0 1 1 EE141
0 0 0 1 1 Winter ZDMC – Lec. #1 – 23

24 几种常用的复合逻辑运算3 同或-EXCLUSIVE NOR /符合 Y= A ⊙B A B Y 0 0 1 0 1 EE141
1 Winter ZDMC – Lec. #1 – 24

25 逻辑代数的基本公式和常用公式 基本公式 常用公式 运算规则：交换律、结合律、分配律、重叠律、互补律、反演律、还原律、逆；
EE141 逻辑代数的基本公式和常用公式 基本公式 运算规则：交换律、结合律、分配律、重叠律、互补律、反演律、还原律、逆； 常用公式 符号的优先级：1）括号，2）非，3）与，4）或。 Winter ZDMC – Lec. #1 – 25

26 基本公式 证明方法：推演 真值表 根据与、或、非的定义，得布尔恒等式 序号 公 式 10 1′ = 0; 0′= 1 1 0 A = 0
EE141 基本公式 证明方法：推演 真值表 根据与、或、非的定义，得布尔恒等式 序号 公 式 10 1′ = 0; 0′= 1 1 0 A = 0 11 1 + A= 1 2 1 A = A 12 0 + A = A 3 A A = A 13 A + A = A 4 A A′= 0 14 A + A′ = 1 5 A B = B A 15 A +B = B + A 6 A (B C) = (A B) C 16 A + (B +C) = (A + B) + C 7 A (B +C) = A B + A C 17 A + B C = (A +B)(A +C) 8 (A B) ′ = A′ + B′ 18 (A+ B) ′ = A′B′ 9 (A ′) ′ = A Winter ZDMC – Lec. #1 – 26

27 公式（17）的证明 （公式推演法）： A+BC=(A+B)(A+C)
EE141 公式（17）的证明 （公式推演法）： A+BC=(A+B)(A+C) Winter ZDMC – Lec. #1 – 27

28 公式（17）的证明 （真值表法）： ABC BC A+BC A+B A+C （A+B）(A+C) 000 001 1 010 011 100
EE141 公式（17）的证明 （真值表法）： ABC BC A+BC A+B A+C （A+B）(A+C) 000 001 1 010 011 100 101 110 111 Winter ZDMC – Lec. #1 – 28

29 A (AB) ′ = A B′ ; A′ (AB) ′ = A′
EE141 若干常用公式 序 号 公 式 21 A + A B = A 22 A +A ′B = A + B 23 A B + A B′ = A 24 A ( A + B) = A 25 A B + A′ C + B C = A B + A′ C A B＋ A′ C + B CD = A B + A′ C 26 A (AB) ′ = A B′ ; A′ (AB) ′ = A′ Winter ZDMC – Lec. #1 – 29

30 逻辑代数的基本定理 代入定理 ------在任何一个包含A的逻辑等式中，若以另外一个逻辑式代入式中A的位置，则等式依然成立。 EE141
Winter ZDMC – Lec. #1 – 30

31 代入定理1 应用举例： 式（17） A+BC = (A+B)(A+C) A+B(CD) = (A+B)(A+CD)
EE141 代入定理1 应用举例： 式（17） A+BC = (A+B)(A+C) A+B(CD) = (A+B)(A+CD) = (A+B)(A+C)(A+D) Winter ZDMC – Lec. #1 – 31

32 EE141 代入定理2 应用举例： 式 （8） Winter ZDMC – Lec. #1 – 32

33 逻辑代数的基本定理-2 反演定理 -------对任一逻辑式 不属于单个变量的上的反号保留不变 变换顺序 先括号，然后乘，最后加 EE141
Winter ZDMC – Lec. #1 – 33

34 EE141 反演定理 应用举例： Winter ZDMC – Lec. #1 – 34

35 逻辑函数及其表示方法 逻辑函数Logic function Y=F(A,B,C,······)
EE141 逻辑函数及其表示方法 逻辑函数Logic function Y=F(A,B,C,······) ------若以逻辑变量为输入，运算结果为输出，则输入变量值确定以后，输出的取值也随之而定。输入/输出之间是一种函数关系。 注：在二值逻辑中， 输入/输出都只有两种取值0/1。 Winter ZDMC – Lec. #1 – 35

36 逻辑函数的表示方法 各种表示方法之间可以相互转换 真值表 逻辑式 逻辑图logic diagram
EE141 逻辑函数的表示方法 真值表 逻辑式 逻辑图logic diagram 波形图waveform/timing diagram 卡诺图 计算机软件中的描述方式-Verilog HDL/VHDL 各种表示方法之间可以相互转换 Winter ZDMC – Lec. #1 – 36

37 逻辑真值表 输入变量 A B C···· 输出 Y1 Y2 ···· 遍历所有可能的输入变量的取值组合 输出对应的取值 EE141
Winter ZDMC – Lec. #1 – 37

38 将输入/输出之间的逻辑关系用与/或/非的运算式表示就得到逻辑式。
EE141 逻辑式 将输入/输出之间的逻辑关系用与/或/非的运算式表示就得到逻辑式。 逻辑图 用逻辑图形符号表示逻辑运算关系，与逻辑电路的实现相对应。 波形图 将输入变量所有取值可能与对应输出按时间顺序排列起来画成时间波形。 Winter ZDMC – Lec. #1 – 38

39 EE141 Winter ZDMC – Lec. #1 – 39

40 HDL (Hardware Description Language)
EE141 卡诺图 EDA中的描述方式 HDL (Hardware Description Language) VHDL (Very High Speed Integrated Circuit …) Verilog HDL EDIF DTIF 。。。 Winter ZDMC – Lec. #1 – 40

41 EE141 举例：举重裁判电路 A B C Y 1 A:主裁判 B/C:副裁判 Winter ZDMC – Lec. #1 – 41

42 各种表现形式的相互转换 真值表 逻辑式 例：奇偶判别函数的真值表 A=0,B=1,C=1使 A′BC=1
EE141 各种表现形式的相互转换 真值表 逻辑式 例：奇偶判别函数的真值表 A=0,B=1,C=1使 A′BC=1 A=1,B=0,C=1使 AB′C=1 A=1,B=1,C=0使 ABC′ =1 这三种取值的任何一种都使Y=1, 所以 Y= ? A B C Y 1 Winter ZDMC – Lec. #1 – 42

43 每组输入变量取值对应一个乘积项，其中取值为1的写原变量，取值为0的写反变量。 将这些变量相加即得 Y。
EE141 真值表 逻辑式方法： 找出真值表中使 Y=1 的输入变量取值组合。 每组输入变量取值对应一个乘积项，其中取值为1的写原变量，取值为0的写反变量。 将这些变量相加即得 Y。 把输入变量取值的所有组合逐个代入逻辑式中求出Y，列表 Winter ZDMC – Lec. #1 – 43

44 EE141 逻辑式 逻辑图 1. 用图形符号代替逻辑式中的逻辑运算符。 Winter ZDMC – Lec. #1 – 44

45 2. 从输入到输出逐级写出每个图形符号对应的逻辑运算式。
EE141 逻辑式 逻辑图 1. 用图形符号代替逻辑式中的逻辑运算符。 2. 从输入到输出逐级写出每个图形符号对应的逻辑运算式。 Winter ZDMC – Lec. #1 – 45

46 EE141 波形图 真值表 思考：怎么转换？ Winter ZDMC – Lec. #1 – 46

47 逻辑函数的两种标准形式 最小项之和 最大项之积
EE141 逻辑函数的两种标准形式 最小项之和 最大项之积 最小项 m： m是乘积项 包含n个因子 n个变量均以原变量和反变量的形式在m中出现一次 编号 对于n变量函数 有2n个最小项 Winter ZDMC – Lec. #1 – 47

48 EE141 最小项举例 两变量A, B的最小项 三变量A,B,C的最小项 Winter ZDMC – Lec. #1 – 48

49 最小项的编号： 最小项 取值 对应 编号 A B C 十进制数 0 0 0 m0 0 0 1 1 m1 0 1 0 2 m2 0 1 1 3
EE141 最小项的编号： 最小项 取值 对应 编号 A B C 十进制数 0 0 0 m0 0 0 1 1 m1 0 1 0 2 m2 0 1 1 3 m3 1 0 0 4 m4 1 0 1 5 m5 1 1 0 6 m6 1 1 1 7 m7 Winter ZDMC – Lec. #1 – 49

50 最小项的性质 在输入变量任一取值下，有且仅有一个最小项的值为1。 全体最小项之和为1 。 任何两个最小项之积为0 。
EE141 最小项的性质 在输入变量任一取值下，有且仅有一个最小项的值为1。 全体最小项之和为1 。 任何两个最小项之积为0 。 两个相邻的最小项之和可以合并，消去一对因子，只留下公共因子。 ------相邻：仅一个变量不同的最小项 如 Winter ZDMC – Lec. #1 – 50

51 EE141 逻辑函数最小项之和的形式 利用公式 可将任何一个函数化为 例： Winter ZDMC – Lec. #1 – 51

52 EE141 逻辑函数最小项之和的形式 利用公式 可将任何一个函数化为 例： Winter ZDMC – Lec. #1 – 52

53 EE141 逻辑函数最小项之和的形式 利用公式 可将任何一个函数化为 例： Winter ZDMC – Lec. #1 – 53

54 EE141 逻辑函数最小项之和的形式 例： Winter ZDMC – Lec. #1 – 54

55 EE141 逻辑函数最小项之和的形式 例： Winter ZDMC – Lec. #1 – 55

56 EE141 逻辑函数最小项之和的形式 例： Winter ZDMC – Lec. #1 – 56

57 EE141 逻辑函数最小项之和的形式 例： Winter ZDMC – Lec. #1 – 57

58 最大项： 对于n变量函数 2n个 M是相加项； 包含n个因子。 n个变量均以原变量和反变量的形式在M中出现一次。 如：两变量A, B的最大项
EE141 最大项： 对于n变量函数 2n个 M是相加项； 包含n个因子。 n个变量均以原变量和反变量的形式在M中出现一次。 如：两变量A, B的最大项 Winter ZDMC – Lec. #1 – 58

59 最大项的性质 在输入变量任一取值下，有且仅有一个最大项的值为0； 全体最大项之积为0； 任何两个最大项之和为1；
EE141 最大项的性质 在输入变量任一取值下，有且仅有一个最大项的值为0； 全体最大项之积为0； 任何两个最大项之和为1； 只有一个变量不同的最大项的乘积等于各相同变量之和。 Winter ZDMC – Lec. #1 – 59

60 最大项的编号： 最大项 取值 对应 编号 A B C 十进制数 1 1 1 7 M7 1 1 0 6 M6 1 0 1 5 M5 1 0 0
EE141 最大项的编号： 最大项 取值 对应 编号 A B C 十进制数 1 1 1 7 M7 1 1 0 6 M6 1 0 1 5 M5 1 0 0 4 M4 0 1 1 3 M3 0 1 0 2 M2 0 0 1 1 M1 0 0 0 M0 Winter ZDMC – Lec. #1 – 60

61 EE141 Winter ZDMC – Lec. #1 – 61

62 逻辑函数的化简法 逻辑函数的最简形式 最简与或 ------包含的乘积项已经最少，每个乘积项的因子也最少，称为最简的与-或逻辑式。
EE141 逻辑函数的化简法 逻辑函数的最简形式 最简与或 ------包含的乘积项已经最少，每个乘积项的因子也最少，称为最简的与-或逻辑式。 Winter ZDMC – Lec. #1 – 62

63 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例：
EE141 公式化简法 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： Winter ZDMC – Lec. #1 – 63

64 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例：
EE141 公式化简法 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： Winter ZDMC – Lec. #1 – 64

65 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例：
EE141 公式化简法 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： Winter ZDMC – Lec. #1 – 65

66 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例：
EE141 公式化简法 反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： Winter ZDMC – Lec. #1 – 66

67 卡诺图化简法 逻辑函数的卡诺图表示法 实质：将逻辑函数的最小项之和的以图形的方式表示出来
EE141 卡诺图化简法 逻辑函数的卡诺图表示法 实质：将逻辑函数的最小项之和的以图形的方式表示出来 以2n个小方块分别代表 n 变量的所有最小项，并将它们排列成矩阵，而且使几何位置相邻的两个最小项在逻辑上也是相邻的（只有一个变量不同），就得到表示n变量全部最小项的卡诺图。 将n变量的全部最小项各用一个小方块表示，使相邻的最小项在几何位置上也相邻地排列…… Winter ZDMC – Lec. #1 – 67

68 EE141 表示最小项的卡诺图 二变量卡诺图 三变量的卡诺图 4变量的卡诺图 Winter ZDMC – Lec. #1 – 68

69 EE141 表示最小项的卡诺图 二变量卡诺图 三变量的卡诺图 4变量的卡诺图 Winter ZDMC – Lec. #1 – 69

70 EE141 表示最小项的卡诺图 二变量卡诺图 三变量的卡诺图 4变量的卡诺图 Winter ZDMC – Lec. #1 – 70

71 五变量的卡诺图 EE141 已经不能直观地用平面上的几何相邻表示逻辑相邻，以中轴左右对称的最小项也是相邻的
因此，超过4个变量后，卡诺图失去直观性的优点，一般不用这种方法表示，化简函数 Winter ZDMC – Lec. #1 – 71

72 用卡诺图表示逻辑函数 将函数表示为最小项之和的形式 。 在卡诺图上与这些最小项对应的位置上填入1，其余地方填0。 EE141
将函数表示为最小项之和的形式 。 在卡诺图上与这些最小项对应的位置上填入1，其余地方填0。 Winter ZDMC – Lec. #1 – 72

73 EE141 用卡诺图表示逻辑函数 例： Winter ZDMC – Lec. #1 – 73

74 EE141 用卡诺图表示逻辑函数 Winter ZDMC – Lec. #1 – 74

75 用卡诺图化简函数 依据：具有相邻性的最小项可合并，消去不同因子。 在卡诺图中，最小项的相邻性可以从图形中直观地反映出来。 EE141
Winter ZDMC – Lec. #1 – 75

76 合并最小项的原则： 两个相邻最小项可合并为一项，消去一对因子 四个排成矩形的相邻最小项可合并为一项，消去两对因子
EE141 合并最小项的原则： 两个相邻最小项可合并为一项，消去一对因子 四个排成矩形的相邻最小项可合并为一项，消去两对因子 八个相邻最小项可合并为一项，消去三对因子 Winter ZDMC – Lec. #1 – 76

77 两个相邻最小项可合并为一项， 消去一对因子
EE141 两个相邻最小项可合并为一项， 消去一对因子 Winter ZDMC – Lec. #1 – 77

78 用卡诺图化简函数 化简步骤： ------用卡诺图表示逻辑函数 ------找出可合并的最小项 ------化简后的乘积项相加
EE141 用卡诺图化简函数 化简步骤： ------用卡诺图表示逻辑函数 ------找出可合并的最小项 ------化简后的乘积项相加 （项数最少，每项因子最少） Winter ZDMC – Lec. #1 – 78

79 卡诺图化简的原则 化简后的乘积项应包含函数式的所有最小项，即覆盖图中所有的1。 乘积项的数目最少，即圈成的矩形最少。
EE141 卡诺图化简的原则 化简后的乘积项应包含函数式的所有最小项，即覆盖图中所有的1。 乘积项的数目最少，即圈成的矩形最少。 每个乘积项因子最少，即圈成的矩形最大。 Winter ZDMC – Lec. #1 – 79

80 EE141 例： BC 00 01 1 1 1 0 1 A Winter ZDMC – Lec. #1 – 80

81 EE141 例： BC 00 01 1 1 1 0 1 A Winter ZDMC – Lec. #1 – 81

82 EE141 例： BC 00 01 1 1 1 0 1 A Winter ZDMC – Lec. #1 – 82

83 EE141 例： 化 简 结 果 不 唯 一 Winter ZDMC – Lec. #1 – 83

84 EE141 例： CD 00 01 11 10 AB Winter ZDMC – Lec. #1 – 84

85 EE141 例： CD 00 01 11 10 1 AB Winter ZDMC – Lec. #1 – 85

86 具有无关项的逻辑函数及其化简 约束项、任意项和逻辑函数式中的无关项
EE141 具有无关项的逻辑函数及其化简 约束项、任意项和逻辑函数式中的无关项 在逻辑函数中，对输入变量取值的限制，在这些取值下为1的最小项称为约束项 约束项 任意项 逻辑函数中的无关项：约束项和任意项可以写入函数式，也可不包含在函数式中，因此统称为无关项。 在输入变量某些取值下，函数值为1或为0不影响逻辑电路的功能，在这些取值下为1的最小项称为任意项 Winter ZDMC – Lec. #1 – 86

87 无关项在化简逻辑函数中的应用 合理地利用无关项，可得更简单的化简结果。 加入（或去掉）无关项，应使化简后的项数最少，每项因子最少······
EE141 无关项在化简逻辑函数中的应用 合理地利用无关项，可得更简单的化简结果。 加入（或去掉）无关项，应使化简后的项数最少，每项因子最少······ 从卡诺图上直观地看，加入无关项的目的是为矩形圈最大，矩形组合数最少。 Winter ZDMC – Lec. #1 – 87

88 EE141 CD 00 01 11 10 1 AB Winter ZDMC – Lec. #1 – 88

89 EE141 CD 00 01 11 10 1 x AB Winter ZDMC – Lec. #1 – 89

90 EE141 CD 00 01 11 10 1 x AB Winter ZDMC – Lec. #1 – 90

91 EE141 例： CD 00 01 11 10 1 x AB Winter ZDMC – Lec. #1 – 91

92 名词 TTL: transistor-transistor logic晶体管逻辑
ECL: emitter-coupled logic 发射极耦合逻辑电路 MOS:metal-oxide semiconductor金属氧化物半导体 CMOS: complementary metal-oxide semiconductor互补金属氧化物半导体 Winter ZDMC – Lec. #1 – 92

93 Transistor Revolution
EE141 Transistor Revolution Transistor –Bardeen (Bell Labs) in 1947 Bipolar transistor – Schockley in 1949 First bipolar digital logic gate – Harris in 1956 First monolithic IC – Jack Kilby in 1959 First commercial IC logic gates – Fairchild 1960 TTL – 1962 into the 1990’s ECL – 1974 into the 1980’s TTL had a higher integration density than ECL Power – puts an upper limit on the number of gates that can be reliably integrated on a single die Winter ZDMC – Lec. #1 – 93

94 ENIAC - The first electronic computer (1946)
Winter ZDMC – Lec. #1 – 94

95 Intel 4004 Microprocessor EE141
introduced in versus introduced in 1978 1 MHz clock rate MHz clock rate 5volt VDD (?) volt VDD 10 micron (?) micron 5K transistors (?) K transistors Winter ZDMC – Lec. #1 – 95

96 Package Types Winter ZDMC – Lec. #1 – 96

97 Quick Introduction to CAD (1)
EE141 Quick Introduction to CAD (1) CAD = Computer Aided Design What’s the point? Source: Keutzer, EE244 Winter ZDMC – Lec. #1 – 97

98 Quick Introduction to CAD (2)
EE141 Quick Introduction to CAD (2) CAD Tools Special Editors Data Processors Synplify Pro Xilinx Map & PAR Tools ModelSim CAD Tool Flow The tools and the order in which they are applied to a given design Winter ZDMC – Lec. #1 – 98

99 Quick Introduction to CAD (3)
EE141 Quick Introduction to CAD (3) Winter ZDMC – Lec. #1 – 99

100 Quick Introduction to CAD (4)
EE141 Quick Introduction to CAD (4) Sketch on Napkin assign Out = Q ^ In; (posedge Clock) begin if (Reset) Q <= 1’b0; else Q <= In; end Verilog Placed and Routed Design Winter ZDMC – Lec. #1 – 100

101 Quick Introduction to CAD (5)
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102 Verilog (1) What’s an HDL? NOT A PROGRAM
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103 Digital Design Productivity, in Gates/Week
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