第1章 F240x概述.

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1 第1章 F240x概述

2 TI DSP芯片的命名方法

3 TMS320LF240x 合格器件：TMS 系列号：320 工艺：LF ——Flash EPROM（3.3V）；
C ——COMS 器件类型： 240x

4 1.1 TMS320系列DSP概况 TMS320系列DSP的体系结构专为实时信号处理而设计，它将实时处理能力和控制器外设功能集于一身，是控制系统进行数字信号处理的理想控制器。

5 TMS320系列DSP的特性 · 灵活的指令集； · 灵活的内部操作； · 高速的运算能力； · 改进的并行结构； · 低成本。

6 同一产品系列的DSP器件 TMS320LF240x系列DSP控制器的封装： 具有相同的CPU结构， 不同的片内存储器和外设的配置。
144-Pin LQFP PGE (LF2407A) 100-Pin LQFP PZ (2406A, LC2404A) 64-Pin TQFP PAG (LF2403A) 64-Pin QFP PG (2402A)。

7 TMS320LF240x系列DSP控制器的 环境温度为： A级： - 40°C ～ 85°C S级 ：- 40°C ～125°C。
宽温度范围，使控制器能在环境条件比较恶劣的情况下正常运行。

8 1.2 TMS320LF240x芯片概述 1. 采用高性能静态CMOS技术使供电电压降为3.3V，减小了DSP控制器的功耗。
2.30MIPS的执行速度使指令周期缩短为33ns（30MHz），从而提高了控制器的实时处理能力。

9 3.控制器的电源管理包括3种低功耗模式 能独立将外设器件转为低功耗模式的功能

10 4. DSP控制器可实现5个外部中断 （功率驱动保护、复位和2个可屏蔽中断）。 5. 集成了基于系统扫描的JTAG（Joint Test Action Group）标准测试接口（IEEE 1149标准接口）：便于对DSP作片上的在线仿真和多DSP条件下的调试。

11 6. TMS320LF2407A是基于C2xx的CPU内核，保证TMS320LF240x系列DSP代码、指令集与TMS320系列DSP兼容。
7.片内有2.5k的字的数据/程序RAM，其中544字的双口RAM（DARAM）和2k字的单口RAM（SARAM），以及高达32k字的FLASH EEPROM程序存储器（分为4个扇区具有可编程代码保密特性）。还可扩展外部存储器（LF2407）192k字（64k字程序存储器、64k字数据存储器、64k字I/O寻址空间）。

12 TMS320LF240x内集成的外围设备 1. 两个事件管理模块EVA、EVB； 每个事件管理模块包括： 1）两个16位通用定时器（GP）
2）8个16位宽的脉宽调制PWM通道 3）3个捕获单元和正交编码脉冲电路(QEP)。

13 应用事件管理器的定时器和PWM能够实现 三相逆变器控制 产生PWM对称和非对称波形 当外部引脚出现低电平时可快速关闭PWM通道、具有可编程的PWM死区控制以防止上下桥臂同时输出触发脉冲。 事件管理器适用于控制交流感应电机、无刷直流电机、开关磁阻电机、步进电机、多级电机和逆变器。

14 2. 16通道的A/D转换器； 3. 控制器局域网络（CAN）模块； 4. 串行通讯接口模块（SCI）； 5. 16位串行外设通讯模块（SPI）； 6. 基于锁相环的时钟发生器； 7. 40个单独编程或复用的通用I/O引脚； 8. 外部存储器接口和看门狗定时器模块。 DSP将存储器和外设集成到控制器内部，可减少系统成本，节约电路板的空间。

15 1.3 F240x DSP控制器的功能结构图 CPU内核采用先进的哈佛结构（Havard structure）使其具有最大的处理能力。
在这种结构中使用程序总线，数据总线两条独立的存储器总线： 多总线结构允许CPU同时读取数据和指令

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18 DSP的指令支持数据在程序存储器和数据存储器之间传送。

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22 功能结构框图 1

23 功能结构框图 2

24 功能结构图

25 TMS320LF2407的PGE封装

26 1.4 F2407系列DSP引脚功能介绍 事件管理器A（EVA） 引脚名称 引脚 功能描述 注： 粗、斜体引脚名称表明复位后的引脚功能。
CAP1/QEP1/I/OPA3 83 捕捉输入#1/正交编码脉冲输入#1（EVA）或通用I/O（↑） CAP2/QEP2/I/OPA4 79 捕捉输入#2/正交编码脉冲输入#2（EVA）或通用I/O（↑） CAP3/I/OPA5 75 捕捉输入#3（EVA）或通用I/O（↑） 注： 粗、斜体引脚名称表明复位后的引脚功能。 ↑=为内部上拉，↓=为内部下拉。 （典型的上拉/下拉有效值为±16uA。）

27 事件管理器A（EVA） 引脚名称 引脚 功能描述 PWM1/I/OPA6 56 比较/PWM输出引脚#1（EVA）或通用I/O（↑）
54 比较/PWM输出引脚#2（EVA）或通用I/O（↑） PWM3/I/OPB0 52 比较/PWM输出引脚#3（EVA）或通用I/O（↑） PWM4/I/OPB1 47 比较/PWM输出引脚#4（EVA）或通用I/O（↑） PWM5/I/OPB2 44 比较/PWM输出引脚#5（EVA）或通用I/O（↑） PWM6/I/OPB3 40 比较/PWM输出引脚#6（EVA）或通用I/O（↑）

28 事件管理器A（EVA） 引脚名称 引脚 功能描述
TDIRA/I/OPB6 14 通用定时器计数方向选择（EVA）或通用I/O。如果TDIRA=1，选择加计数，否则选择减计数（↑） TCLKINA/I/OPB7 37 通用定时器（EVA）的外部时钟输入或通用I/O。注意该定时器也可用内部时钟（↑）

29 事件管理器B（EVB） 引脚名称 引脚 功能描述
PWM7/I/OPE1 65 比较/PWM输出引脚#7（EVB）或通用I/O（↑） PWM8/I/OPE2 62 比较/PWM输出引脚#8（EVB）或通用I/O（↑） PWM9/I/OPE3 59 比较/PWM输出引脚#9（EVB）或通用I/O（↑） PWM10/I/OPE4 55 比较/PWM输出引脚#10（EVB）或通用I/O（↑） PWM11/I/OPE5 46 比较/PWM输出引脚#11（EVB）或通用I/O（↑） PWM12/I/OPE6 38 比较/PWM输出引脚#12（EVB）或通用I/O（↑）

30 事件管理器B（EVB） 名称 引脚 功能描述 CAP4/QEP3/I/OPE7 88
捕捉输入#4/正交编码脉冲输入#3（EVB）或通用I/O（↑） CAP5/QEP4/I/OPF0 81 捕捉输入#5/正交编码脉冲输入#4（EVB）或通用I/O（↑） CAP6/I/OPF1 69 捕捉输入#6（EVB）或通用I/O（↑） T3PWM/T3CMP/I/OPF2 8 TMR3比较输出（EVB）或通用I/O（↑） T4PWM/T4CMP/I/OPF3 6 TMR4比较输出（EVB）或通用I/O（↑） TDIRB/I/OPF4 2 通用定时器计数方向选择（EVB）或通用I/O。如果TDIRB=1，选择加计数，否则选择减计数（↑） TCLKINB/I/OPF5 126 通用定时器（EVB）的外部时钟输入或通用I/O。注意该定时器也可用内部时钟（↑）

31 模数转换器ADC 名称 引脚 功能描述 ADCIN00 112 ADC的模拟输入#0 ADCIN01 110 ADC的模拟输入#1
107 ADC的模拟输入#2 ADCIN03 105 ADC的模拟输入#3 ADCIN04 103 ADC的模拟输入#4 ADCIN05 102 ADC的模拟输入#5 ADCIN06 100 ADC的模拟输入#6 ADCIN07 99 ADC的模拟输入#7 ADCIN08 113 ADC的模拟输入#8 ADCIN09 111 ADC的模拟输入#9 ADCIN10 109 ADC的模拟输入#10 ADCIN11 108 ADC的模拟输入#11 ADCIN12 106 ADC的模拟输入#12 ADCIN13 104 ADC的模拟输入#13 ADCIN14 101 ADC的模拟输入#14 ADCIN15 98 ADC的模拟输入#15

32 模数转换器ADC 名称 引脚 功能描述 注： VCCA与数字供电电压分开供电（VSSA与数字地分开），以提高ADC抗干扰能力和精确度。
VREFHI 115 ADC模拟输入高电平参考电压输入端 VREFLO 114 ADC模拟输入低电平参考电压输入端 VCCA 116 ADC模拟供电电压（3.3V）& VSSA 117 ADC模拟地 注： VCCA与数字供电电压分开供电（VSSA与数字地分开），以提高ADC抗干扰能力和精确度。

33 CAN SCI SPI 名称 引脚 功能描述 CANRX /I/OPC7 CANRX 70 CAN接收数据引脚或通用I/O （↑）
CANTX/ I/OPC6 CANTX 72 CAN发送数据引脚或通用I/O （↑） I/OPC6 SCITXD/I/OPA0 25 SCI异步串行通信接口发送数据引脚或通用I/O （↑） SCIRXD/I/OPA1 26 SCI异步串行通信接口接收数据引脚或通用I/O （↑） SPICLK/ I/OPC4 SPICLK 35 SPI时钟引脚或通用I/O （↑） I/OPC4 SPISIMO/I/OPC2 SPISIMO 30 SPI从动输入、主控输出引脚或通用I/O （↑） I/OPC2 SPISOMI/I/OPC3 SPISOMI 32 SPI从动输出、主控输入引脚或通用I/O （↑） I/OPC3 / I/OPC5 SPISTE 33 SPI从动发送使能（可选）引脚 或通用I/O （↑） I/OPC5

34 外部中断，时钟 名称 引脚 功能描述 133 控制器复位引脚。使F240X控制器终止执行并使PC=0。当拉为高电平时，从程序存储器的0位置开始执行。影响相关的寄存器和状态位。当WDT定时时间溢出时，在引脚产生一个系统复位脉冲。（↑） 7 功率驱动保护中断输入引脚。当电机驱动/电源逆变器不正常时，比如出现过电压、过电流等，该中断有效，将PWM输出引脚（EVA）置为高阻态。是一个下降沿有效的中断。（↑） XINT1/I/OPA2 23 外部用户中断1或通用I/O。XINT1、2都是边沿信号有效，边沿极性可编程。（↑） XINT2/ADCSOC /I/OPD0 21 外部用户中断2可作AD转换开始输入引脚或通用I/O。XINT1、2都是边沿有效，边沿极性可编程。（↑） CLKOUT/I/OPE0 73 时钟输出或通用I/O。输出时钟为CPU时钟或监视定时器时钟，这由系统控制状态寄存器中的CLKSRC（bit14）决定。当不用于时钟输出时，就可用作通用I/O。（↑）通过检查该引脚，可以判断DSP 是否开始正常工作 137 功率驱动保护中断输入引脚。当电机驱动/电源逆变器不正常时，比如出现过电压、过电流等，该中断有效，将PWM输出引脚（EVB）置为高阻态。是一个下降沿有效的中断。（↑）

35 振荡器、PLL、FLASH、引导程序及其他
名称 引脚 功能描述 XTAL1/CLKIN 123 PLL振荡器输入引脚。晶振或时钟源输入到PLL，该引脚接到参考晶振的一端。如果采用有源晶振，只接一个脚就够了。 XTAL2 124 晶振、PLL振荡器输出引脚。该引脚接到参考晶振的一端，当EMU1/OFF引脚为低电平时，该引脚呈高阻态。 PLLVCCA 12 PLL电压（3.3V） /XF 121 引导ROM使能，通用I/O，XF引脚。该引脚在复位期间被输入采样以更新SCSR1.3 （位），然后驱动XF作为输出信号。复位之后，XF被置为高电平。只能接无源回路驱动。（↑） I/OPF6 131 通用I/O引脚。（↑） PLLF 11 锁相环外接滤波器输入1 该模块使用外部滤波器回路来抑制信号抖动和电磁干扰，电容必须用无极性电容 PLLF2 10 锁相环外接滤波器输入2

36 振荡器、PLL、FLASH、引导程序及其他
名称 引脚 功能描述 VCCP（5V） 58 FLASH编程电压输入引脚。在硬件仿真时该引脚电平必须为5V，在程序下载时该引脚电平可为5V或0V，在程序下载进DSP之后运行时该引脚必须接地。在该引脚上不要使用任何限流电阻。说反了错误的 TP1（Flash） 60 FLASH阵列测试引脚，悬空。 TP2（Flash） 63 /I/OPC1 119 分支控制输入引脚。由BCND pma，指令查询该引脚电平为低，则执行分支程序。如果不用该引脚，则必须将其拉为高电平。所有控制器复位时将该位配置为分支控制输入，当不用此功能时，该引脚就可作通用I/O。（↑）

37 仿真和测试 名称 引脚 功能描述 EMU0 90 带内部上拉仿真器I/O引脚#0。当TRST引脚拉高时，该引脚用作来自或到仿真器系统的中断，通过JTAG扫描可定义为I/O引脚。（↑） EMU1/ 91 仿真器引脚#1。该引脚可禁止所有输出。当TRST引脚拉高时，该引脚用作来自或到仿真器系统的中断，通过JTAG扫描可定义为I/O引脚；当TRST拉低时，该引脚设定为引脚。当低电平有效时，所有输出引脚驱动为高阻态。注意，只用于测试和仿真（而不用于多处理器应用），因此，对于状态，有以下情况：=0，EMU0=0，EMU1/=0。（↑） TCK 135 带内部上拉JTAG测试时钟。（↑） TDI 139 带内部上拉JTAG测试数据输入。在TCK的上升沿从TDI输入的数据被锁存到选定的寄存器（指令或数据）。（↑）

38 仿真和测试 名称 引脚 功能描述 TDO 142 JTAG扫描输出，测试数据输出。在TCK的下降沿，选定寄存器中的内容（指令或数据）被移出到TDO引脚。 （↑） TMS 144 带内部上拉的JTAG测试方式选择。该串行控制输入在TCK的上升沿锁存到TAP控制器中。 TMS2 36 带内部上拉的JTAG测试方式选择2。该串行控制输入在TCK的上升沿锁存到TAP控制器中。仅用于测试和仿真。在用户应用中，该引脚可不接。（↑） 1 带内部下拉的JTAG测试复位。当拉高时，扫描系统控制控制器的运行。若该信号引脚未接或为低电平，控制器运行在功能方式，并且测试复位信号无效。（↓）

39 R/ 地址，数据和存储器控制信号 名称 引脚 功能描述
87 数据空间选通引脚。、和总保持为高电平，除非要用低电平请求访问相关的外部存储器或I/O空间。在复位、掉电和EMU1低电平有效期间，这些引脚为高阻态。 82 I/O空间选通引脚。、和总保持为高电平，除非要用低电平请求访问相关的外部存储器或I/O空间。在复位、掉电和EMU1低电平有效期间，这些引脚为高阻态。 84 程序空间选通引脚。、和总保持为高电平，除非要用低电平请求访问相关的外部存储器或I/O空间。在复位、掉电和EMU1低电平有效期间，这些引脚为高阻态。 R/ 92 读/写选定信号。它指明了与外部装置通信期间信号的传送方向，通常情况下为读方式（高电平），除非低电平请求执行写操作；当EMU1/低电平有效和掉电期间该引脚被置为高阻态。

40 地址，数据和存储器控制信号 名称 引脚 功能描述
W/ /I/OPC0 W/ 19 写/读选定或通用I/O引脚。是一个对“0等待状态”存储器接口很有用的反向传输读/写信号。通常情况下为低电平，除非在执行存储器写操作。（↑） I/OPC0 93 读使能引脚。读使能表示一个有效的外部读周期，它对所有外部程序、数据和I/O读有效。当EMU1/低电平有效时，该引脚被置为高阻态。 89 写使能引脚。该信号下降沿表示该控制器驱动外部数据线（D15-D0） ，它对所有外部程序、数据和I/O写有效。当EMU1/低电平有效时，该引脚被置为高阻态。 96 外部存储器访问选通。该引脚总为高电平，除非插入一个低电平来表示一个外部总线周期；在访问片外空间时该信号有效。当EMU1/低电平有效时和掉电期间，该引脚被置为为高阻态。 READY 120 访问外部设备时READY被拉低来增加等待状态。它表示一个外部器件为将要完成的总线处理做好准备，若该外设未准备好，则将READY拉为低电平。（此时，处理器将等待一个周期，并且再次检测READY）。注意，若要处理器执行READY检测，程序至少要设定一个软件等待状态，为了满足外部READY时序要求，等待状态发生控制寄存器（WSGR） 至少要设定一个等待状态。（↑）

41 地址，数据和存储器控制信号 名称 引脚 功能描述
MP/ 118 非常重要的管脚 微处理器/微控制器方式选择引脚。复位期间该引脚若为低电平，则工作在微控制器方式下，并从内部程序存储器（FLASH EEPROM）的0000h开始程序执行，若在复位期间为高电平，则工作在微处理器方式下，并从外部程序存储器的0000h开始程序执行。同时，将MP/ 位（SCSR2寄存器的第2位）置位（↓） ENA_144 122 高电平有效时使能外部接口信号。若为低电平，则2407与2406、2402控制器一样， 也就是说没有外部存储器，如果DS为低,则产生一个无效地址。该引脚内部下拉。（↓） 97 透视度（VIS）输出使能（当数据总线输出时有效）。在透视度方式下，在外部数据总线驱动为输出的任何时候该引脚有效（为低电平）。当运行在透视度方式下，该引脚可用作外部编码逻辑以防止数据总线冲突。

42 地址，数据和存储器控制信号 名称 引脚 功能描述 A0 80 16位地址总线的bit0 A1 78 16位地址总线的bit1 A2 74
71 16位地址总线的bit3 A4 68 16位地址总线的bit4 A5 64 16位地址总线的bit5 A6 61 16位地址总线的bit6 A7 57 16位地址总线的bit7 A8 53 16位地址总线的bit8 A9 51 16位地址总线的bit9 A10 48 16位地址总线的bit10 A11 45 16位地址总线的bit11 A12 43 16位地址总线的bit12 A13 39 16位地址总线的bit13 A14 34 16位地址总线的bit14 A15 31 16位地址总线的bit15

43 地址，数据和存储器控制信号 名称 引脚 功能描述 D0 127 16位数据总线的bit0 （↑） D1 130
132 16位数据总线的bit2 （↑） D3 134 16位数据总线的bit3（↑） D4 16位数据总线的bit4 （↑） D5 138 16位数据总线的bit5 （↑） D6 143 16位数据总线的bit6 （↑） D7 5 16位数据总线的bit7 （↑） D8 9 16位数据总线的bit8 （↑） D9 13 16位数据总线的bit9 （↑） D10 15 16位数据总线的bit10 （↑） D11 17 16位数据总线的bit11 （↑） D12 20 16位数据总线的bit12 （↑） D13 22 16位数据总线的bit13 （↑） D14 24 16位数据总线的bit14 （↑） D15 27 16位数据总线的bit15 （↑）

44 注： 1. 复位后所有的通用I/O引脚为输入状态。
供电电源 名称 引脚 功能描述 VDD 29,50,86,129 内核电源电压+3.3V。数字逻辑电源电压。 VDDO 4,42,67,77,95,141 I/O缓冲器电源电压+3.3V。 数字逻辑和缓冲器电源电压。 VSS 28,49,85,128 内核地。数字参考地。 VSSO 3,41,66,76,95,125,140 I/O缓冲器地。数字逻辑和缓冲器参考地。 注： 1. 复位后所有的通用I/O引脚为输入状态。 2. 为使控制器能正常地运行，所有的电源引脚（VDD、VDDO、VSS、VSSO）必须正确连接，任一电源引脚都不能悬空。

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46 1.5 F2407系列DSP存储器映射图

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48 Flash 是一种高密度，非易失性的电可擦写存储器，而且单位存储比特的价格比传统的EPROM要低，所以十分适合作为外扩的存储器。

49 注： 1 如果使能引导ROM，将引导ROM占用程序存储器空间的0000－00FF。2407内部有固化的1k ROM保存bootloader代码，数学函数等。 引导加载代码是指这些代码在系统复位的时候，从外部串行器件加载程序，并从外设加载的程序进行传输控制。系统加电后，一般首先在flash中运行引导程序，并完成对用户程序的操作，然后再由DSP高速运行移入的程序。 2 程序存储器空间的0040h－0043h为保留空间。 3 当CNF=1时，地址FE00h－FEFFh和FF00h－FFFFh映射到程序存储器空间的同一物理区（B0）。如：向FE00h写数和向FF00h写数具有同样的效果。为了简化起见，在CNF=1时，将地址段FE00h－FEFFh看作为保留区间。

50 4 当CNF=0时，地址0100h－01FFh和0200h－02FFh映射到程序存储器空间的同一物理区（B0）。如：向0100h写数和向0200h写数具有同样的效果。为了简化起见，在CNF=0时，将地址段0100h－01FFh看作为保留区间。 5 地址0300h－03FFh和0400h－04FFh映射到程序存储器空间的同一物理区（B1）。如：向0300h写数和向0400h写数具有同样的效果。为了简化起见，在CNF=1时，将地址段0400h－04FFh看作为保留区间。

51 1.6 F240x系列DSP外设存储器映射图