半导体 集成电路 学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期 2019/2/18.

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1 半导体 集成电路 学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期 2019/2/18

2 第7章 传输门逻辑 2019/2/18

3 内容提要 基本的传输门 信号传输延迟 传输门逻辑（pass-transistor logic) 传输门逻辑版图举例 传输门逻辑举例
小结 2019/2/18

4 静态逻辑电路 p p p A O n n n 输入信号加在栅极上，而输出电压从漏极输出 输出为低电平逻辑时，NMOS网 工作 优点：低功耗
B B p p p B A A A O O n O n A B n A B 输入信号加在栅极上，而输出电压从漏极输出 输出为低电平逻辑时，NMOS网 工作 输出为高电平逻辑时，PMOS 网工作 优点：低功耗 缺点：随着逻辑的复杂性增加，晶体管成倍增加 2019/2/18 逻辑门的设计

5 传输门逻辑 传输门逻辑电路 输入信号可以从栅极、源极、漏极输入 使用传输门构成传输门逻辑 2019/2/18 逻辑门的设计

6 传输门逻辑 MUX XOR XNOR 特点：需要的晶体管数目少 一般情况下，不使用S1=S2 通常栅控制极上采用反向信号 a s1 s2 c
b s1 s2 c b a c b a c s2 s1 c High-Z 1 a b c=a=b a b c 1 a b c 1 MUX XOR XNOR 特点：需要的晶体管数目少 一般情况下，不使用S1=S2 通常栅控制极上采用反向信号 2019/2/18

7 基本的传输门 NMOS传输门 NMOS不能够正确 的传输高电平 电荷保持电路 为了恢复全振幅，输出端用反向器驱动。 逻辑门的设计 A B
Vdd-Vth （C：高电平） C A B 2.5V 2.5V 2.5V 2.5V 1.7V 2.5V 1.7V 1.7V 2.5V 0.9V 电荷保持电路 为了恢复全振幅，输出端用反向器驱动。 2019/2/18 逻辑门的设计

8 2.5 2.5 2.5 2.5 2.5 1.7  2.5 2.5 2.5 1.7 2019/2/18

9 节点n1电位升高，当电位大于反向器IV1的逻辑阈值时，反向器输出低电平，此低电平加在P1管上，P1管导通，n1的电位可以上升到VDD。
1.传输高电平 节点n1电位升高，当电位大于反向器IV1的逻辑阈值时，反向器输出低电平，此低电平加在P1管上，P1管导通，n1的电位可以上升到VDD。 p1 n1 IV1 2.传输低电平 节点n1电位较低，当电位小于反向器IV1的逻辑阈值时，反向器输出高电平，此高电平加在P1管上，P1管截止，n1的电位保持传输来的低电平。 2019/2/18 逻辑门的设计

10 基本的传输门 PMOS传输门 PMOS不能够正确 的传输低电平 通常在传输固定的高电平时用 逻辑门的设计 C B Vth A B A
2019/2/18 逻辑门的设计

11 基本的传输门 CMOS传输门 高电平、低电平都可以正确传输 但是、电路规模增大 传输高电平时PMOS工作，传输低电平时NMOS工作
A B A B 传输高电平时PMOS工作，传输低电平时NMOS工作 高电平、低电平都可以正确传输 但是、电路规模增大 2019/2/18 逻辑门的设计

12 信号传输延迟时间 信号传输的4种模式 多数情况下漏源电压 较小，传输门晶体管 工作在非饱和区，可
1.栅控制端LH, 漏极H, 源极L LH HL L 与静态逻辑门相同 2.栅控制端LH, 漏极L, 源极H LH H 多数情况下漏源电压 较小，传输门晶体管 工作在非饱和区，可 将管子看作电阻。但是，由于高电平输出只能达到VDD-VTH,因此tPLH较大。 VDD-VTH 3.栅控制端H, 漏极HL, 源极HL H HL 4.栅控制端H, 漏极LH, 源极LH H LH VDD-VTH 2019/2/18 逻辑门的设计

13 信号传输延迟时间 将晶体管作为电阻时： Vin R1 1 2 i-1 i n R2 Ri-1 Ri Rn C1 C2 Ci-1 Ci Cn
Elmore 近似公式 节点i的时定常数为：tDi=C1R1+C2(R2+R1)+……Ci(R1+R2+…+Ri) 传输门单元串联接续时，段数增加，延迟时间变大， 需要随处插入反向器。（通常串联接续段数控制在4内） 2019/2/18

14 传输门逻辑 A B F = AB B=VDD, A=0VDD A=VDD, B=0VDD A=B=0VDD 1.5/0.25
B F = AB 0.5/0.25 1.5/0.25 B=VDD, A=0VDD Vout, V A=VDD, B=0VDD A=B=0VDD Vin, V 2019/2/18

15 传输门逻辑 相同的电路结构，输入信号不同时，构成不同的逻辑功能 F=AB F=A+B F=AB A B AND/NAND A B
OR/NOR A F=AB B XOR/XNOR 相同的电路结构，输入信号不同时，构成不同的逻辑功能 2019/2/18

16 传输门逻辑版图举例 X X X Y X Y 2019/2/18

17 传输门逻辑举例 2输入MUX 4输入MUX 8Tr 7Tr 14Tr（静态逻辑） I1 I3 S O I4 I1 I2 S O I1 O
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18 传输门逻辑举例 7Tr 7Tr 8Tr 8Tr 2输入XOR（异或门） 2输入XNOR（同或门） A A O O B B A A B B O
1 A B O 1 A B O A B O B A O B A O A B O 7Tr 8Tr A B O 7Tr 8Tr 2019/2/18

19 移 位 器 在实际数据计算时，有时需要进行数据的移位计算。如： 1000  8 1000右移一位，变为0100 100  4
 1000右移一位，变为0100  1000右移两位，变为0010  每右移一位就相当于除2 2019/2/18

20 移位器 例： 5位移位器 4位移位动作 2位移位不动作 1位移位动作 2019/2/18

21 基于BDD的自动逻辑生成 c c c b b b b b b a a a a a a a a a 1 2019/2/18

22 BDD的缩小规则 y z y z y y 缩减规则1 缩减规则2 当两个节点的传输到下一级节点的传输路径完全相同时,两个节点可以缩减为1个
A B C X y X y A1 A2 X X X X B C 缩减规则1 缩减规则2 当两个节点的传输到下一级节点的传输路径完全相同时,两个节点可以缩减为1个 当1节点的所有传输路径都归结到同一个下一级节点时,这个节点可以省略. 2019/2/18

23 基于BDD的自动逻辑生成 2019/2/18

24 BDD的缩小过程 2019/2/18

25 将BDD转换为MOS电路的过程 x 2019/2/18

26 举 例 A B O 1 A A a/ a a/ a B B B B b/ b/ b/ b b b/ b b 1 1 2019/2/18

27 举 例(续) b 1 B b/ A a/ a O a/ a b/ b 1 O a/ a b/ b 2019/2/18

28 总 结 传输门逻辑在构成信号转换电路、信号选择低电路、异或同或逻辑、 运算器时，性能高于静态逻辑电路，使用较为广泛。
总 结 传输门逻辑在构成信号转换电路、信号选择低电路、异或同或逻辑、 运算器时，性能高于静态逻辑电路，使用较为广泛。 逻辑门传输电路的振幅由于阈值损失会减小，信号的传输延迟也较 复杂，设计时需注意。通常不作为标准单元使用。 传输门单元多段接续时，延迟时间显著增加，一般情况下，每隔2-4段，插入反向器。 使用BDD传输门逻辑可以自动生成。 2019/2/18

29 作业： 1.采用BDD方法生成基于传输门的异或逻辑F=A⊕B（要求有生成步骤），并画出其版图。
2.分别阐述PMOS传输门、NMOS传输门和CMOS传输门的特点。 2019/2/18