智力抢答器综合设计 陈学英.

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1 智力抢答器综合设计 陈学英

2 基本功能 编号为1-6的选手在规定的时间内（10秒）按 键抢答； 抢中编号锁定显示，其他无效； 主持按键控制清零和开始；
编号为1-6的选手在规定的时间内（10秒）按 键抢答； 抢中编号锁定显示，其他无效； 主持按键控制清零和开始； 选手抢中后在规定的时间内（30秒）答提; 具有报警提示功能，分别提示抢答开始，有人 抢答，抢答时间到，答题时间到。报警延时学 号+500，单位ms；

3 模块组成 编码锁存器 抢答定时器 答题定时器 报警延迟器 多路选择器 扫描控制器

4 可编程实现原理框图 主持 按键 时钟 选手 编码 锁存器 抢答 定时器 显示 输出 报警器 报警 答题 扫描 控制器 多路 选择器

5 模块设计 编码锁存器 开始信号低电平有效 选手按键为负触发 选手编码输出为七段显示数码信号，共阳管。

6 编 锁 码 存 器 器 编码锁存器内部流程1 SJD_QD Q(6:0) 抢答时间到 S(6:0) START 选手号码 抢中选手号码
开始与清零 Q_Z XS(5:0) QZ 选手输入 抢中信号

7 或 锁 存 编 码 编码锁存器内部流程2 START 时间到 XS(5:0) S(6:0) Q_Z 选手输入 开始与清零 抢中信号
SJD_QD 抢中选手号码 或

8 模块设计 抢答定时器 开始信号低电平有效 系统时钟48MHz 计时5秒，输出数据数码管显示（共阳）

9 七 段 译 倒 码 计 数 分 频 器 抢答定时器内部流程 START DOUT(6:0) Q(4—0) CLK 1Hz 48MHz QZ
SJD_QD 时间到 主持人 抢中 时间数据 48MHz 七 段 译 码 DOUT(6:0)

10 模块设计 答题定时器 模块计时启动信号QZ，来自编码锁存的抢中信号 系统时钟48MHz 计时10秒，输出数据数码管显示（共阳）

11 七 段 译 倒 码 计 数 分 频 器 答提定时器内部流程 CLK 1Hz Q(9—0) 48MHz SOUT(6:0) QZ 抢中
SJD_DT 时间到 抢中 时间数据 48MHz 七 段 译 码 SOUT(6:0)

12 报警延迟器 模块设计 系统时钟48MHz 报警源：start，qz，sjd_qd，sjd_dt。
报警输出qz，每个源触发低电平有效，持续200ms

13 报 延 警 迟 触 计 发 时 器 报警延迟器内部流程1 START QZ 抢中 SJD_QD 抢答时间到 B_J 报警输出 开始
SJD_DT 答题时间到 CLK 系统时钟48MHZ BJ

14 或 与门 报警延迟器内部流程2 触发 计数延时1 计数延时2 计数延时3 计数延时4 START BJ1 QZ BJ2 BJ 报警输出
SJD_QD SJD_DT BJ1 BJ2 BJ3 BJ4 计数延时2 计数延时3 计数延时4 CLK

15 多路选择器 模块设计 数据输入：抢中选手号码，抢答计时，答题计时， 三个数据均是七段码信号。 选择控制：来自扫描输出的两位信号。
数据输出：数码管七位信号

16 模块设计 扫描控制器 系统时钟48MHz 输出扫描频率控制在1KHZ—100KHZ左右。

17 扫描模块内部流程 分 频 器 CLK 模 8 计 数 48KHz S(2:0) 48MHz CLK_1000

18 系统图