第六章 采用中、大规模集成电路 的逻辑设计

本章内容： 加法器、数值比较器、译码器、多路选择器、计数器、寄存器、只读存储器、可编程逻辑阵列

一、二进制并行加法器 1.一般并行加法器的缺点 Ci Si Ai Bi Ci-1 C3 S3 A3 B3 C2 C2 S2 A2 B2 C1

2.改进（先行进位并行加法器） Ci=（Ai+Bi）Ci-1 + AiBi 设Pi=Ai+Bi，Gi=AiBi 用代入法： C0=P0C-1 + G0 C1=P1P0C + P1G0 + G1 C2=P2P1P0C + P2P1G0 + P2G1 + G2 C3=P3P2P1P0C + P3P2P1G0 + P3P2G1 + P3G2 +G3

F4 F3 F2 F1 FC4 74283 C0 A4A3A2A1 B4B3B2B1 四位二进制加法器

3.芯片举例 例1、用74283设计一个四位加法/减法器。 分析：加法可直接实现； 减法：[A-B]补=[A]补+[-B]补 [-B]补=[B]原按位求反，末位+1 =0，加法，C0=0 =1，减法，C0=1 所以增加一个功能控制端M

例2、用74283设计一个8421BCD码到余3码的代码转换器。 例3、用74283设计一个1位十进制数加法器。 用BCD码表示一位十进制数，由于74283进行的是二进制加法运算，所以需要对运算结果进行修正。

十 二进制和 8421 BCD和 修正标志 1 2 3 4 5 6 7 8 9 00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 十 二进制和 8421 BCD和 修正标志 10 11 12 13 14 15 16 17 18 19 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 10100 10101 10110 10111 11000 11001 1 16 17 18 19 20 21 22 23 24 25

和的范围为0到19 ，在0~9范围时，直接输出；在10~19范围时，需要+6修正，所以需两片74283芯片。 修正标志：F=C4+F2F4+F3F4 A4A3A2A1 B4B3B2B1 F4 F3 F2 F1 FC4 C0 A4A3A2A1 B4B3B2B1 F4 F3 F2 F1 FC4 C0 0000 0110 修正标志

二、数值比较器7485 A<B，A>B，A=B为三个级联输入端，用于扩展比较数的位数：一片4位，两片8位，n片4n位。级联时高位7485的级联输入端分别连接低位7485的三个输出端，只用1片7485时，三个级联输入端应分别接001。 7485 A3B3A2B2A1B1A0B0 FA>BFA<BFA=B A>BA<BA=B

三、译码器 译码器是将二进制代码翻译成十进制数字或字符的电路，如：数字仪表显示器、地址译码器、指令译码器等。 译码器是n输入，2n输出的电路。常见有二-四译码器，三-八译码器，四-十六译码器等。 以三、八译码器（74138）为例。

输出端 Y7Y6Y5Y4 Y3 Y2 Y1Y0 A2A1A0 S3 S2 S1 74138 使能控制端 输入端 三-八译码器

真值表： S1S2S3 A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7 1 0 0 0 Ø Ø 0 0 0 0 0 1 0 1 0 0 1 1 1 0 1 1 1 0 1 1 1 Ø Ø Ø Ø Ø Ø 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Y0 = M0 = m0 Y4 = M4 = m4 Y1 = M1= m1 Y5 = M5 = m5 Y2 = M2 = m2 Y6 = M6 = m6 Y3 = M3 = m3 Y7 = M7 = m7

应用举例 1.地址译码器实例 地址线（8条） 256 内存单元 1 255 A7……A0 地址译码器 微处理器 …… …… …… ……

全减器：考虑低位向高位的借位的减法运算逻辑电路。 2.用74183实现全减器 Ai Bi Gi-1 Di Gi 全减器：考虑低位向高位的借位的减法运算逻辑电路。 Di=m1+m2+m4+m7 真值表： =m1 m2 m4 m7 Ai Bi Gi-1 Di Gi 0 0 0 0 0 1 0 1 0 0 1 1 0 0 1 1 1 1 0 1 Ai Bi Gi-1 Di Gi 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 0 0 0 1 1 =Y1 Y2 Y4 Y7 Gi=m1+m2+m3+m7 =m1 m2 m3 m7 =Y1 Y2 Y3 Y7

电路图： Y7Y6Y5Y4 Y3 Y2 Y1Y0 & 。 Di Gi A2A1A0 Ai BiGi-1 & 。 S3S2S1 0 0 1

3.用74183实现四-十六译码器

ABCD Y0Y1Y2Y3Y4Y5Y6Y7 Y0Y1Y2Y3Y4Y5Y6Y7 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0

分析：四输入，十六输出，需要用两片74138； 0000~0111时，74138Ⅰ工作， 1000~1111时，74138Ⅱ工作。 Y7Y6Y5Y4 Y3 Y2 Y1Y0 A2A1A0 S3 S2 S1 Y7Y6Y5Y4 Y3 Y2 Y1Y0 A2A1A0 S3 S2 S1 74138Ⅰ 74138Ⅱ 1 B C D A

四、多路选择器 多路选择器是多输入，单输出的组合逻辑电路，其功能为从多个输入中选择一个传送到输出端口。 常见有四路选择器、八路选择器、十六路选择器等。

W = A1A0D0+A1A0D1+A1A0D2+A1A0D3 A1A0 D0D1D2D3 W 0 0 0 1 1 0 1 1 74153 A1A0 D0D1D2D3 W 0 0 0 1 1 0 1 1 d0 ΦΦΦ Φ d1 ΦΦ ΦΦ d2 Φ ΦΦΦ d3 d0 d1 d2 d3 输入端 输出端 选择控制端 W = A1A0D0+A1A0D1+A1A0D2+A1A0D3

举例 多路选择器可实现任意一个n变量的逻辑函数，一般取其中的n-1个变量作为多路选择器的选择信号，另外一个变量作为数据输入。 例1.用74153实现 设A1=1，A0=B，Di=C 形式转换

练习：用74153实现F（A，B）=AB+AB A1A0 D3D2D1D0 W 0110 F A B

课前练习：用JK触发器设计一个十进制同步递增计数器。 状态图： 0000 0001 0010 0011 0100 1001 1000 0111 0110 0101

d 状态表： 激励表： QnQn+1 J K 0 0 0 1 1 0 1 1 0 d 1 d d 1 d 0 画激励函数卡诺图 Q4Q3Q2Q1 Q4n+1Q3n+1Q2n+1Q1n+1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 d QnQn+1 J K 0 0 0 1 1 0 1 1 0 d 1 d d 1 d 0 画激励函数卡诺图

J4=Q3Q2Q1，K4=Q1，J3=K3=Q2Q1 J2=Q4Q1，K2=Q1，J1=K1=1

画电路图 由所设计电路图可得： 检测： Q4n+1=Q3Q2Q1Q4+Q1Q4 Q3n+1=Q2Q1Q3+Q2Q1Q3 1110 1010 1100 1111 1011 1101 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 有自恢复能力

计数器是对输入脉冲信号进行计数的时序逻辑部件。 五、计数器 计数器是对输入脉冲信号进行计数的时序逻辑部件。 分类： 加法计数 同步 二进制 脉冲信号 计数进制 计数方法 十进制 减法计数 异步 N进制 可逆计数

四位二进制可逆计数器74193 Cr LD DCBA CPUCPD QDQCQBQA 1 0 0 0 0 dcba d c b a 加1计数 ABCD QAQBQCQD QCB QCC Cr LD CPD CPU 74193 Cr LD DCBA CPUCPD QDQCQBQA 1 × ×××× × × 0 0 0 0 dcba d c b a 加1计数 减1计数 Cr：清0； LD：预置控制，Cr=0的前提下，若LD=0，则使输出端为输入信号，LD=1时开始计数； D，C，B，A：数据输入端，用于设置计数初值； CPU，CPD：计数脉冲 QDQCQBQA：计数值输出； QCC，QCB：进位、借位输出

计数过程： 0000 1000 0001 0010 0011 0100 0101 0110 0111 1001 QCC QCB 1111 1110 1101 1100 1011 1010

分析：利用74193的清0功能，当计数值由1001变到1010瞬间，计数值清0。 举例： 用74193可实现任意模M计数器（M≤16）。 例1.用74193设计模10加法计数器。 0000 1000 0001 0010 0011 0100 0101 0110 0111 1001 1010 分析：利用74193的清0功能，当计数值由1001变到1010瞬间，计数值清0。

LD CPD CPU 1 cp ABCD 1 QCB QCC Cr 74193 QAQBQCQD & Q0Q1Q2Q3 0101

分析：在输出由0100变到0011的瞬间，输出值又回到1111（由预置功能实现）。 例2.用74193设计模12递减计数器。 0011 1111 0100 0101 0110 0111 1110 1000 1101 1100 1011 1010 1001 分析：在输出由0100变到0011的瞬间，输出值又回到1111（由预置功能实现）。

CPD CPU 1111 ABCD QAQBQCQD Q0Q1Q2Q3 1100 74193 LD ≥1 QCB QCC Cr

例3.用74193实现两位十进制递增计数器。 & & Q0Q1Q2Q3 Q0Q1Q2Q3 A B C D QAQBQCQD QCB QCC Cr LD CPD CPU 74193低 A B C D QAQBQCQD QCB QCC Cr LD CPD CPU 74193高 cp 1 1 1 1

寄存器是用于接收、存放、传送数据的电路。可用时序逻辑电路实现，也可用组合逻辑电路实现。 六、寄存器 寄存器是用于接收、存放、传送数据的电路。可用时序逻辑电路实现，也可用组合逻辑电路实现。 分类： 并入-并出 按传输方式 按功能分 基本寄存器 并入-串出 串入-并出 移位寄存器 串入-串出

中规模集成四位双向移位寄存器74194 Cr CP MB MA DR DL D0 D1 D2 D3 Q0 Q1 Q2 Q3 0 0 0 0 保 持 d0 d1 d2 d3 1 Q0n Q1nQ2n 0 Q0n Q1nQ2n Q1n Q2nQ3n 1 Q1n Q2nQ3n 0保 持 D3D2D1D0 Q3Q2Q1Q0 DR MA MB cp Cr 74194 DL D0D1D2D3：并行数据输入端DR：右移控制 DL：左移控制 Q0Q1Q2Q3：数据输出 11送数 01右移 10左移 00保持 MBMA：工作方式控制

举例 用74194构成模4环形计数器（初态1100） 状态图 1100 0110 0011 1001 分析：当Q3=0时，相当于右移补0； Q3=1时，相当于右移补1。

开始时MBMA输入11，并行输入1100，然后将MBMA变为01，右移数据。 cp 1 1 1 0 1 MA MB CP Cr DL Q3Q2Q1Q0 D3D2D1D0 0011 74194 DR 开始时MBMA输入11，并行输入1100，然后将MBMA变为01，右移数据。

七、只读存储器 静态 SRAM RAM 动态 DRAM 存储器 掩膜 ROM ROM 可编程 PROM 可擦编程 EROM

1.ROM结构 ∙ 不连通 连通不可编程 连通可编程

∙ 存储容量： A0 n位地址输入， m位数据输出， A1 存储容量为 A2 2n×m位 F0 F1 & & & & & & & & ≥1

阵列逻辑图画法 ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ ∙ A0 与阵列 A1 A2 F0 F1 或阵列

例1.用ROM实现一个二进制数到格雷码的代码转换器 0000 0001 0010 0011 0100 0101 0110 0111 1000 B3B2B1B0 G3G2G1G0 0000 0001 0010 0011 0100 0101 0110 0111 B3B2B1B0 G3G2G1G0 1000 1001 1010 1011 1100 1101 1110 1111

B3B3B2B2B1B1B0B0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 G0G1G2G3 ∙

例2. 用ROM实现一个л发生器,输入为四位二进制数（由计数器产生0-15）,输出为8421BCD码,串行地产生常数л=3

A3A2A1A0 F3F2F1F0 л 0000 0001 0010 0011 0100 0101 0110 0111 1001 3 1 4 5 9 2 6 A3A2A1A0 F3F2F1F0 л 1000 1001 1010 1011 1100 1101 1110 1111 0101 0011 0111 5 3 8 9 7

∙ A3A3A2A2A1A1A0A0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 F3F2F1F0

八、可编程逻辑阵列PLA（Progamable Logic Array） 与ROM 区别：与阵列和或阵列都可编程。 所以输入为n变量时，与门一般≤2n。 “输入数-与门数-输出数”

例1.用PLA实现F1（A，B，C）=AB+AC F2=m2+m5+m6 AABBCC 共3个与项， 所以用3个与门 F1 F2

常用的LED为七段数码显示器，由7个发光二极管组成。 九、显示器 CRT 阴极射线管 LED 发光二极管 LCD 液晶 常用的LED为七段数码显示器，由7个发光二极管组成。 a a △ abcde f g …… f b +5v g △ e c g d

d 例.设计一个LED专用译码器。 首先确定译码器输入与输出的个数。 A3A2A1A0 abcdefg 0000 0001 0010 0011 0100 0101 0110 0111 1111110 0110000 1101101 1111001 0110011 1011011 1011111 1110000 A3A2A1A0 abcdefg 1000 1001 1010 1011 1100 1101 1110 1111 1111111 1110011 d

用卡诺图法化简可得a、b、c、d、e、f、g的最简表达式。 LED专用译码器集成芯片7447 abcdefg abcdefg A3A2A1A0 7447