微机接口技术 部分习题解答 桂小林 2012/10/29

第3章习题 第4章习题 第5章习题 第6章习题

第3章习题 1． 分析并判断下列论述的准确性。 （1） 组成总线不仅要有传输信息的传输线，还应有实现总线传输控制的器件，即总线缓冲器和总线控制器。【正确】 （2） 大多数微机总线由地址总线、数据总线和控制总线组成，因此，它们是三总线结构的。【错误】 （3） 在计算机总线中，地址信息、数据信息和控制信息不能同时出现。【错误】 （4） 三态缓冲门可组成运算器的数据总线，它的输出电平有逻辑“1”或逻辑“0”、高阻抗三种状态。【正确】 （5） 计算机使用总线结构的主要优点是便于积木化，同时减少了信息传输线的数目。【错误，可能增加传输线】

6） 任何类型的计算机都包含地址总线、数据总线和控制总线。 【正确】 7） 地址线的条数反映了微处理器的寻址能力。 8） 地址总线的特点是可双向传输，控制总线的特点是双向传输。 【错误，单向传输】 9） USB全速版的最大传输速率比USB高速版大。 【错误】 10） 总线的发展与CPU的发展休戚相关，CPU的主频提高后，总线的数据传输性能如果不随之提高，必将妨碍整机性能的提高。

11． 如何利用74LS244实现74LS245的功能？简述具体方法，画出逻辑电路。 定义类似245的DIR控制端和使能端EN， 逻辑设置如下： 1）DIR反向与EN反向后接“与非门”，输出连接到244的两个E1。 2）DIR与EN反向后接“与非门”，输出连接到244的两个E2。 第1片244的2、3，17、18；4、5，15、16；6、7，13、14；8、9；11、12；分别短接，构成D0、D1、D2、D3； 第2片244的2、3，17、18；4、5，15、16；6、7，13、14；8、9；11、12；分别短接，构成D4、D5、D6、D7； 如图：

17． 在一个16位的总线中，若时钟频率为100MHz，总线数据周期为5个时钟周期传输一个字。试计算总线的数据传输率。 答：1个字节传输时间ｔ=5×１／１００ＭＨＺ＝１／２０ＭＨＺ 数据传输率=（１６／８）／ｔ＝４０ＭＢ／ｓ 18． 某总线在一个总线周期中并行传送4个字节的数据，若一个总线周期等于一个时钟周期，总线频率为33MHz，问总线带宽是多少？ 答：总线带宽＝４Ｂ×３３ＭＨＺ＝１３２ＭＢ／ｓ 19． 若一个总线周期中并行传送64位数据，总线时钟提高为66MHz，问总线带宽是多少？分析影响带宽的有哪些因素？ 答：总线带宽＝（６４ｂ／８）×６６ＭＨＺ＝５２８ＭＢｐｓ

第4章习题 一、选择题 答：DDCCA；CCCDC；AAACA 二、判断题（正确打√，错误的打×） 1．实际中，常以字数和位数的乘积表示存储容量。（ 正确 ） 2．RAM由若干位存储单元组成，每个存储单元可存放一位二进制信息。（正确 ） 3．动态随机存取存储器需要不断地刷新，以防止电容上存储的信息丢失。（正确 ） 4．用2片容量为16K×8的RAM构成容量为32K×8的RAM是位扩展。（错 ） 5．所有的半导体存储器在运行时都具有读和写的功能。（错 ）

6．ROM和RAM中存入的信息在电源断掉后都不会丢失。（错 ） 8．存储器字数的扩展可以利用外加译码器控制数个芯片的片选输入端来实现。（正确 ） 9．PROM的或阵列（存储矩阵）是可编程阵列。（错 ） 10．PROM不仅可以读，也可以写（编程），则它的功能与RAM相同。（错 ）

三、解答题 1．在8088CPU系统中，用16k×8位的SRAM芯片62128构成64K×16位的存储器，需要多少片SRAM芯片，画出片选译码电路，及该存储器的逻辑框图。 答：芯片数＝（６４Ｋ×１６）／（１６Ｋ×８）＝８片。字４扩展、位２扩展。

2．现有一片64K×2位的存储器芯片，欲设计具有同样存储容量的存储器，应如何安排地址线和数据线引脚的数目，使两者之和最小。 答：存储器常常以字节（8位）寻址，故安排64KB存储器需要4块芯片。 3．已知某8位机的主存采用半导体存储器，地址码为20位，采用8K×4位的SRAM芯片组成该机所允许的最大主存空间，并选用模块条结构，问：（1）若每个模块条为32K×8位，共需几个模块条？每个模块条内有多少片RAM芯片? (2)该主存共需多少RAM芯片？CPU需使用几根地址线来选择各模块？(3)可以使用何种译码器？画出译码片选逻辑电路。 答：（1）20位地址的直接最多寻址空间为220B=1024KB。故模块条数=1024KB/(32KX8)=32（条)。每条内芯片数=（32K*8）/(8K*4)=8（片）； （2）该主存共需32*8=256 片RAM芯片；CPU需使用（log232=5）根地址线来选择各模块。每个模块内使用（log232K=15）根地址线来选择各模块内存储单元。

4．已知某8086系统的RAM容量为32K×8位，其首地址为2000H，求其最后一个单元的地址。 答：末地址=首地址+容量-1=2000H+32K-1 =2000H+8000H-1=9FFFFH 5．设有一个具有20位地址和32位字长的存储器，问：该存储器能存储多少个字节的信息？如果用512k×8位的SRAM组成，需多少片？如果采用字节寻址，需要多少位地址作芯片选择？画出译码片选逻辑。 答：该存储器能存储（220*32bits/8=4M）个字节的信息；如果用512k×8位的SRAM组成，需（4MB/512KB=8）片；如果采用字节寻址，需要(log2(4MB)=22)位地址作芯片选择。

答：芯片数=512KB/64KB=8片；8086CPU采用奇偶双体结构设计，4片奇存储体，4片偶存储体。使用2根地址进行片选，A0和BHE#作为奇偶选择。CPU的A16-A1接芯片地址A15-A0。地址范围如下表：

8．如下图，五片存储器芯片#A、#B、#C、#D和#E连接到PC XT总线上。其中#A的数据线8位，其它四片芯片的数据线为4位。采用3-8译码器74LS138进行译码，具体连接如图所示。图中74LS02为或非门。根据题意，求解如下问题： （1）给出存储器芯片#A、#B、#C、#D和#E各自的地址范围。 （2）求出五片芯片的总的存储容量。

（1）分析可知，#B和#C地址采用同一译码，地址范围相同；#D和#E地址采用同一译码，地址范围相同；#A的片内地址为00 0000 0000 0000B-11 1111 1111 1111B；片选由A14和A15-A17的译码Y0产生，即A17A16A15A14=000 0；故#A的地址范围为：

（2）5片芯片的总容量为：16KB+32K*4b+32K*4b+16K*4b+16K*4b=64KB 10．若8086的主频为5MHz，指令MOV [2001H]，AX为4字节，存放在2000:1001H开始的4个存储单元中。请估算从取指令到执行指令最少需要多少时间。 答：指令4解决放在奇地址开始处，需要3个总线周期，指令为奇地址单位字访问，需要2个总线周期。合计5个总线周期，时间为5*4T*（1/5MHz）=20*200ns=4.0us

第5章习题

第6章习题

10. 图T6-2为8255A的一个键盘与LED的综合应用电路，PA端口用于读取开关K3至K0的状态，并通过PB端口显示在七段LED数码管上。开关的状态从“0000”到“1111”共16种，相应地在数码管上显示“0”~“9”、“A”、“b”、“C”、“d”、“E”、“F”。 1）说明8255A各端口的地址（其中A15 ~ A10恒为低）。 2）写出初始化程序； 3）写出显示“0”~“9”时的PB口的输出值（或段码）； 4）写出检测一个开关并在数码管上显示该开关值的程序段。

14、说明对8251A进行初始化的流程。 答：8251在初始化编程时，首先使芯片复位，第一次向控制端口(奇地址)写入的是方式字；如果是同步方式，接着向奇地址端口写入的是同步字符，若有2个同步字符，则分2次写入；以后不管是同步方式还是异步方式，只要不是复位命令，当A0接C/D#时，由CPU向奇地址端口写入的是命令控制字，向偶地址端口写入的是数据。在写入命令指令字后，若IR = 1，则引起内部复位，又回到流程的开始，可以重新写入方式指令字。

19. 某系统利用8251A与外设通信，假设8251A工作在异步方式，其传送字符格式为：1位起始位、7位数据位、采用偶校验、1位停止位，波特率为2400。该系统每分钟发送多少个字符？若波特率系数为16， TxC#的时钟频率应为多少？写出8251A的初始化程序。设8251A控制口地址为FFF2H。 答：一帧字符长度= 1 + 7 + 1 +1 =10位。发送速率=2400bps/10bpc=240 cps TXC时钟频率=波特率*波特率系数 = 2400*16 = 38400 Hz 控制字：01 11 10 10B=7AH

第7章

五、应用题

6．图T7-4图所示为一个A/D转换系统的电路图。其中A/D转换器ADC0809的引脚START为转换启动，ALE为通道地址（ADDC、ADDB和ADDA）锁存使能，OE为输出使能，EOC为转换结束，这4个信号都是高电平有效。ADDC、ADDB和 ADDA为 8路模拟输人 IN7～IN0的地址选择线，其中ADDC为最高位。端口地址可由图计算得出。要求完成下述功能： 1）写出“将工作方式控制字写人8255A”的指令序列（方式控制字中不用的位均置0）； 2）“启动ADC0809，对模拟输入通道IN7进行A/D转换”，写出相应指令序列； 3）写出“查询ADC0809的EOC端，等待A/D转换结束”的指令序列； 4）写出“读入已转换好的数字量到CPU”的指令序列。