第六章 时序逻辑电路 【教学目标】1. 掌握时序电路的分析方法； 2. 掌握同步时序电路的设计方法； 第六章 时序逻辑电路 【教学目标】1. 掌握时序电路的分析方法； 2. 掌握同步时序电路的设计方法； 3. 掌握用中规模集成电路设计计数器的方法； 4. 理解寄存器与移位寄存器的概念，掌握移位寄存器芯片的 应用方法。 【教学重点】时序逻辑电路的设计方法（特别是计数器的设计） 【教学难点】应用集成计数器设计任何进制的计数器的方法 【内容提要】6.1 时序电路的分析 6.2 同步时序电路的设计 6.3 计数器 6.4 寄存器与移位寄存器

6.1 时序电路的分析 时序电路的分析步骤一般有如下几步。 1. 看清电路 2. 写出方程 3. 列出状态真值表 4. 作出状态转换图 6.1 时序电路的分析 时序电路的分析步骤一般有如下几步。 1. 看清电路 2. 写出方程 3. 列出状态真值表 4. 作出状态转换图 5. 功能描述

6.1.1 同步时序电路分析举例 例 1 时序电路如图 6 - 1 所示，试分析其功能，并画出x序列为1010 1100 的时序图，设起始态Q2Q1=00。 解 该电路中，时钟脉冲接到每个触发器的时钟输入端，故为同步时序电路。 (1) 写出方程。  ① 激励方程如下：

图 6-1 例 1 图

② 次态方程。 将上述激励函数代入触发器的特性方程中， 即得每一触发器的次态方程。 ③ 输出方程为

(2) 列出状态真值表。 表 6-1 例1状态真值表 x z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 1 0 0 0 1 1 1 1 0 1 0 1 0 1

(3) 画出状态迁移图。 图6-2 例1状态迁移图

(4) 画出给定输入x序列的时序图。

根据上述时序关系作出时序图， 如图 6 - 3 所示。 图 6-3 例1时序波形图

例 2 时序电路如图 6 - 4 所示，分析其功能。 图6-4 例2图

解 该电路为同步时序电路。 从电路图得到每一级的激励方程如下： 其次态方程为：

根据方程可得出状态迁移表，如表 6 - 2 所示，再由表得状态迁移图， 如图 6 -5 所示。 表6-2 例2状态表 C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 0 0 0 1 0 0 0 0

图6-5 例2状态迁移图

该电路的波形图如图 6 - 6 所示。 图6-6 例2波形图

例 3 时序电路如图 6 - 7 所示，试分析其功能。 图6-7 例3图

解 该电路仍为同步时序电路。 电路的激励方程为 次态方程为 由此得出如表 6 - 3 所示的状态真值表和如图 6 - 8所示的状态图。

表6-3 例3状态真值表 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1

图6-8 例3状态迁移图

由状态迁移图可看出该电路为六进制计数器，又称为六分频电路，且无自启动能力。所谓分频电路是将输入的高频信号变为低频信号输出的电路。六分频是指输出信号的频率为输入信号频率的六分之一，即 所以有时又将计数器称为分频器。

其波形图如图 6 - 9 所示。 图6-9 例3波形图

6.1.2 异步时序电路分析举例 例 4 异步时序电路如图 6 - 10 所示，试分析其功能。 图6-10 例 4 图

解 由电路可知CP1=CP3=CP, CP2=Q1, 因此该电路为异步时序电路。 各触发器的激励方程为 次态方程和时钟方程为

由于各触发器仅在其时钟脉冲的下降沿动作，其余时刻均处于保持状态，故在列电路的状态真值表时必须注意。 (1) 当现态为000时，代入Q1和Q3的次态方程中，可知在CP作用下Qn+1=1, ， 由于此时CP2=Q1, Q1由 0→1 产生一个上升沿，用符号↑表示，故Q2处于保持状态， 即 。 其次态为 001。

(2) 当现态为 001 时， ， 此时Q1由 1→0 产生一个下降沿，用符号↓表示，且 根据状态真值表可画出状态迁移图如图 6 - 11 所示， 由此可看出该电路是异步五进制递增计数器， 且具有自启动能力。

表 6 – 4 例 4 状态真值表

图 6 – 11 例 4 状态迁移图

6.2 同步时序电路的设计 例 5 设计一个串行数据检测器，该电路具有一个输入端x和一个输出端z。输入为一连串随机信号，当出现“1111”序列时，检测器输出信号z=1，对其它任何输入序列，输出皆为 0。 解 (1) 建立原始状态图。 ① 起始状态S#-0，表示没接收到待检测的序列信号。 当输入信号x=0 时，次态仍为S0，输出z为 0；如输入 x=1，表示已接收到第一个“1”，其次态应为 S1，输出为0。

② 状态为S1，当输入x=0 时，返回状态S0，输出为 0； 当输入x=1 时，表示已接收到第二个“1”，其次态应为S2， 输出为 0。  ③ 状态为S2，当输入x=0 时，返回状态S0，输出为 0； 当输入x=1 时，表示已连续接收到第三个“1”，其次态应为S3，输出为 0。

④ 状态为S3，当输入x=0 时，返回状态S0，输出为 0；当输入x=1 时，表示已连续接收到第四个“1”，其次态为 S4，输出为“1”。  ⑤ 状态为S4，当输入x=0时，返回状态S0，输出为 0；当输入x=1 时，则上述过程的后三个“1”与本次的“1”， 仍为连续的四个“1”， 故次态仍为S4，输出为“1”。

图 6 – 12 例 5 原始状态图

表 6 – 5 例 5 状态表

(2) 状态化简。 在做原始状态图时，为确保功能的正确性，遵循“宁多勿漏”的原则。因此，所得的原始状态图或状态表可能包含有多余的状态，使状态数增加，将导致下列结果： ① 系统所需触发器级数增多； ② 触发器的激励电路变得复杂； ③ 故障增多。 因此， 状态化简后减少了状态数对降低系统成本和电路的复杂性及提高可靠性均有好处。

(3) 状态分配。 状态分配是指将化简后的状态表中的各个状态用二进制代码来表示，因此，状态分配有时又称为状态编码。 电路的状态通常是用触发器的状态来表示的。 由于22=4，故该电路应选用两级触发器Q2和Q1，它有 4 种状态：“00”、 “01”、 “10”、 “11”， 因此对S0、S1、 S2、S3 的状态分配方式有多种。对该例状态分配如下： S0——00 S1——10 S2——01 S3 —11

则状态分配后的状态表如表 6 - 6 所示。 表 6 – 6 例 5 状态分配后的状态表

(4) 确定激励方程和输出方程。 图 6 – 13 例 5 激励方程、输出方程的确定

在求每一级触发器的次态方程时，应与标准的特征方程一致， 这样才能获得最佳激励函数。如JK触发器标准特征方程为 则求 时应得 两式相比得

故 输出方程由卡诺图得

(5) 画出逻辑图。 图 6 – 14 例 5 逻辑图

例 6 用JK触发器设计一个 8421BCD码加法计数器。

表 6 – 7 例 6 状态迁移表

图 6 –15 确定激励函数的次态卡诺图

由图 6 - 15(a)~(d)可得

由此得各触发器的激励函数为

由激励方程得逻辑图, 如图 6 - 16 所示。 图 6 – 16 8421BCD码加法计数器逻辑图

表 6 – 8 检查自启动问题

图 6 – 17 检查自启动能力

例 7 用JK触发器设计模 6 计数器。 由于22<6<23，所以模6计数器应该由三级触发器组成。 三级触发器有 8 种状态，从中选 6 种状态，方案很多。 我们按图 6 - 18 选取，其状态表如表 6 -9 所示。进位关系也在图中表示出来了。 表 6 –9 状态表

图 6 – 18 模 6 计数器状态迁移图

激励方程为

图6-19 模6计数器激励函数的确定和逻辑图

检查自启动能力，把未用状态(010，101)代入上述次态方程，得到它们的状态变化情况，如表 6 - 10 和图 6-20 所示。 表 6 – 10 未用状态迁移关系 C 0 1 0 1 0 1 1 0 1 0 1 0

图 6 – 20 例 7 自启动能力检查

为了使电路具有自启动能力，可以修改状态转换关系，即切断无效循环，引入有效的计数循环序列。我们切断 101→010 的转换关系，强迫它进入110。根据新的状态转换关系，重新设计。由于 和 的转换关系没变， 只有 改变了，故只要重新设计Q3 级即可，如图 6 - 21(a)所示。

图 6 – 21 具有自启动能力的模 6 计数器

6.3 计数器 6.3.1 计数器的分类 1. 按进位模数来分 所谓进位模数，就是计数器所经历的独立状态总数，即进位制的数。 6.3 计数器 6.3.1 计数器的分类 1. 按进位模数来分 所谓进位模数，就是计数器所经历的独立状态总数，即进位制的数。 (1) 模 2 计数器：进位模数为 2n的计数器均称为模2 计数器。其中n为触发器级数。  (2) 非模2计数器：进位模数非2n,用得较多的如十进制计数器。

2. 按计数脉冲输入方式分 (1) 同步计数器：计数脉冲引至所有触发器的CP端， 使应翻转的触发器同时翻转。 (2) 异步计数器：计数脉冲并不引至所有触发器的CP端，有的触发器的CP端，是其它触发器的输出，因此触发器不是同时动作。

3. 按计数增减趋势分 (1) 递增计数器：每来一个计数脉冲，触发器组成的状态就按二进制代码规律增加。这种计数器有时又称加法计数器。 (2) 递减计数器：每来一个计数脉冲，触发器组成的状态，按二进制代码规律减少。有时又称为减法计数器。 (3) 双向计数器：又称可逆计数器，计数规律可按递增规律，也可按递减规律，由控制端决定。

4. 按电路集成度分 (1) 小规模集成计数器：由若干个集成触发器和门电路， 经外部连线，构成具有计数功能的逻辑电路。 (2) 中规模集成计数器：一般用 4 个集成触发器和若干个门电路，经内部连接集成在一块硅片上，它是计数功能比较完善，并能进行功能扩展的逻辑部件。由于计数器是时序电路，故它的分析与设计与时序电路的分析、 设计完全一样。

6.3.2 2n进制计数器组成规 …

图 6 – 22 同步四位二进制加法计数器

2. 2n进制同步减法计数器 …

3. 2n 进制异步加法计数器 每一级触发器均组成T′触发器，即 ， 故JK触发器J=K=1；D触发器 。最低位触发器每来一个时钟脉冲翻转一次，低位由 1→0 时向高位产生进位，高位翻转。对下降沿触发的触发器，其高位的CP端应与其邻近低位的原码输出Q端相连，即CPm=Qm-1； 对上升沿触发的触发器，其高位的CP端应与其邻近低位的反码输出 端相连，即 。 以三位为例， 其逻辑图和波形图如图 6 - 23 和图 6 - 24 所示。

图 6 – 23 三位二进制异步加法计数器的逻辑图和波形图(下降沿)

图 6 – 24 三位二进制异步加法计数器的逻辑图和波形图(上升沿)

4. 2n进制异步减法计数器 每一级触发器仍组成T′触发器。最低位触发器每来一个时钟脉冲翻转一次，低位由1→0时向高位产生借位，高位翻转。对下降沿触发的触发器，其高位CP端应与其邻近低位的反码端 相连，即 ； 对上升沿触发的触发器，其高位CP端应与其邻近低位的原码端Q相连， 即CPm=Qm-1。以三位为例，其逻辑图和波形图如图 6 - 25 和图6 - 26 所示。

图 6 – 25 三位二进制异步减法计数器的逻辑图和波形图(下降沿)

图 6 – 26 三位二进制异步减法计数器的逻辑图和波形图(上升沿)

6.3.3 集成计数器功能分析及其应用 表 6 – 11 常用TTL型MSI计数器

1. 异步集成计数器 74LS90 图 6 – 27 74LS90 计数器

表 6-12 状态迁移表 CP1 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 0 1 0 0 1

表 6 – 13 状态迁移表 CP2 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 0 0 1 1 0 1 1 1 1 0 0

(a) 8421BCD码计数方式； (b) 5421BCD码计数方式 图 6 – 28 74LS90 组成十进制计数器的两种方法 (a) 8421BCD码计数方式； (b) 5421BCD码计数方式

74LS90 的功能表如表 6 - 14 所示，具有如下功能： 直接复零：当R0(1)、R0(2)全是高电平时，S9(1),S9(2)为低电平，通过与非门R使各触发器Rd端均为低电平，使触发器输出均为零，实现清零功能，由于“清零”功能与时钟无关，故这种清零称为异步清零。

表 6 – 14 功 能 表

置 9(输出为1001)。当S9(1)、S9(2)全为高电平时，门S输出低电平，使触发器A、D的Sd端及触发器B、C的Rd端为低电平，使输出为 1001，实现置9功能。它也是异步方式置 9。 计数。当R0(1)、R0(2)及S9(1)、S9(2)输入为低电平时，门R、 门S输出为高电平，各JK触发器恢复正常功能，实现计数功能。使用时，务必按功能表的要求，使R0, S9各输入端的电平满足给定的条件，在输入时钟脉冲的下降沿计数。 功能扩展。中规模集成计数器设置诸多输入端的另一主要目的是为了扩展其功能，即通过外部不同方式的连接， 组成任意进制的计数器。

例 8 用74LS90 组成七进制计数器。 解 七进制计数器有 7 个独立状态。可由十进制计数器采用一定的方法使它跳越3个无效状态而得到，即反馈归零法。若选用8421BCD十进制计数器，其反馈归零过程如表6-15 所示，当第 7 个CP脉冲作用时按计数要求应返回至0000态， 向高位产生进位。但按 74LS90 的状态迁移规律，它的状态由 0110 迁移至 0111，不可能返回至 0000 态。因此在电路上采用反馈归零法，使电路强迫归零，反馈归零信号由 0111 引回，即R=QCQBQA。当在第7 个CP脉冲作用下，状态由 0110→(0111)→0000，显然 0111 仅是由 0110→0000 的过渡状态。其连接图和波形图如图6 - 29 所示。

表6-15 8421BCD十进制计数器状态迁移表

图 6 – 29 74LS90 组成 8421BCD七进制计数器

若采用5421BCD十进制计数器，其反馈归零过程如表 6 - 16 所示，当第 7 个CP脉冲作用时，状态由1001通过 1010 返回至 0000 态，故 1010 态是过渡态，反馈归零信号由QAQDQCQB=1010 引回，即R=QAQC。其电路图和波形图如图 6 - 30 所示。

表6-16 5421BCD十进制计数器状态迁移表

图 6 – 32 用 74LS90 扩展为二十四进制计数器

2. 同步式集成计数器 74LS161 图 6 - 33 为 74LS161 同步四位二进制可预置计数器的电路图和符号图。它由四级JK触发器和若干控制门组成。表 6 - 17 是它的功能表，从表中可知它有如下功能： 异步清零。当清零控制端Cr=0，立即清零，与CP无关。 同步预置。当预置端LD=0, 而Cr=1 时，在置数输入端A、 B、C、D预置某个数据，在CP上升沿的时刻，才将ABCD的数据送入计数器。因此预置数时必须在CP作用下。

图 6 – 33 74LS161 计数器 (a) 逻辑电路图； (b) 惯用符号； (c) 新标准符号

表 6 – 17 功能表

保持。当LD=Cr=1时，只要控制端P、T中有低电平，就使每级触发器J=K=0，处于维持态。 计数。当LD=Cr=P=T=1 时，电路是模 2#+4 同步递增计数器。在时钟信号CP送入时，电路按自然二进制数序列转换，即由0000→0001→…→1111。当QDQCQBQA=1111 时，进位输出端OC送出高电平的进位信号，即OC=QDQCQBQA·T=1。

功能扩展。与74LS90一样，74LS161 也可使用异步清零端Cr，采用反馈归零法，使它成为任意进制计数器。 图 6 - 34 是变模计数器，它是利用多路开关，即十六选一74LS150 来选择模数。工作原理请读者自行分析。 74LS161 有预置端，我们可以利用同步预置端，采用反馈预置法组成任意进制计数器。

图 6 – 34 74LS161与74LS150组成变换计数器

例 9 用74LS161 的同步预置端构成十进制计数器。 解 选择状态，可以选前10个状态，也可以选后 10 个状态，还可以选中间任意连续的 10 个状态。 选前 10 个状态，则后 6 个状态无效，当计数N=0，计数器输出为QDQCQBQA=1001，经过与非门反馈给同步预置端， 使LD=0。再来一个时钟CP，计数器将DCBA=0000的数预置进计数器，电路如图 6 - 35(a)所示。如选后10个状态，首先对计数器置数“6”(0110)，以此为初态进行计数，当计数N=9，计数器输出为1111，且进位位OC=1，将OC反相反馈给LD端，使LD=0， 在下一个CP到来时，将计数器再次预置为0110，完成一个循环， 电路如图 6 - 35(b)所示。我们也可选中间 10 个状态，前 3 个状态与后 3 个状态均无效，即采用余 3 代码，电路如图 6 -35(c)所示。

(a) 前 10 个状态； (b) 后10 个状态； (c) 中间 10 个状态 图 6-35 74LS161 采用反馈预置法组成十进制计数器 (a) 前 10 个状态； (b) 后10 个状态； (c) 中间 10 个状态

图 6 – 36 74LS161 级联 16 位二进制计数器

例 10 用74LS161及少量与非门组成由 00000001~00011000，M=24 的计数器。 

3. 十进制可逆集成计数器74LS192 图 6 – 38 74LS192符号

表 6 – 18 74LS192功能表

十进制可逆集成器74LS192具有以下特点： (1) 该器件为双时钟工作方式，CP#-+是加计数时钟输入，CP+是减计数时钟输入，均为上升沿触发，采用8421BCD码计数。 (2) Cr为异步清 0 端，高电平有效。 (3) LD为异步预置控制端，低电平有效，当Cr=0, LD=0 时预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 (4) 进位输出和借位输出是分开的。  OＣ是进位输出，加法计数时，进入1001状态后有负脉冲输出。  OB为借位输出，减法计数时，进入0000 状态后有负脉冲输出。

 74LS169 是同步、可预置四位二进制可逆计数器，其传统逻辑符号如图6 - 39 所示，功能表如表 6 - 19 所示。

表 6 – 19 74LS169功能表

74LS169 的特点如下： (1) 该器件为加减控制型的可逆计数器。U/D=1时，进行加法计数； U/D=0 时进行减法计数。模为16，时钟上升沿触发。 (2) LD为同步预置控制端，低电平有效。 (3) 没有清 0 端，因此清 0 靠预置来实现。 (4) 进位和借位输出都从同一输出端OC输出。当加法计数进入 1111 后，OC端有负脉冲输出，当减法计数进入0000后， OC端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度为一个时钟周期。 (5) P、T为计数允许端，低电平有效。只有当LD=1,P=T=0 时，在CP作用下计数器才能正常工作，否则保持原状态不变。

例 11 分别用74LS192 和74LS169实现模 6 加法计数器和模 6 减法计数器。  解(1) 用 74LS192 实现模 6 加、减计数器。由于 74LS192 为异步预置， 最大计数值N=10，因此，加计数时预置值=N-M-1=10-6-1=3，减计数时，预置值=M=6。其状态表分别如表6 - 20(a), (b)所示，逻辑图如图6 - 40(a)、 (b)所示。

(2) 用74LS169 实现模 6 加、减计数器。由74LS169 为同步置数，最大计数值N=16, 因此，加计数时预置值=N-M=16-6=10=(1010)2，减计数时预置值=M-1=6-1=5=(0101) 2。其状态表分别如表 6 - 20(c), (d)所示， 逻辑图如图6 - 40(c), (d)所示。

表 6 – 20 例 11 状态表

图 6 – 40 例 11 模 6 计数器

6.4 寄存器与移位寄存器 6.4.1 寄存器 1. 锁存器 锁存器是由电平触发器完成的，N个电平触发器的时钟端连在一起，在CP作用下能接受N位二进制信息。

图 6 – 41 四位锁存器的逻辑图

通常所说的寄存器均为基本寄存器。图6-42是中规模集成四位寄存器 74LS175的逻辑图，其功能表如表6- 21所示。 2. 基本寄存器 通常所说的寄存器均为基本寄存器。图6-42是中规模集成四位寄存器 74LS175的逻辑图，其功能表如表6- 21所示。 图 6 – 42 74LS175

表 6 – 21 功能表

当时钟脉冲CP为上升沿时，数码D0~D3可并行输入到寄存器中去，因此是单拍式。四位数码Q0~Q3并行输出， 故该寄存器又可称为并行输入、并行输出寄存器。Cr为0， 则四位数码寄存器异步清零。CP为0，Cr为1，寄存器保存数码不变。若要扩大寄存器位数，可将多片器件进行级联。 有的寄存器是利用Rd, Sd端，而将输入激励端作为它用， 图 6 - 43即是采用Rd, Sd寄存数据的电路。其中，图(a)是双拍式，图(b)是单拍式。

图 6 – 43 利用Rd, Sd组成寄存器

6.4.2 移位寄存器 移位寄存器的设计比较容易，因为它的状态要受移位功能的限制。如原态为 010，当它右移时，其次态只有两种可能，当移进1 时，则次态为 101；如移进 0，则次态为001。不可能有其它的次态出现，否则就失去移位功能。以 3 位右移为例，输入信号用ＳR表示。则状态迁移可用方程表示如下：

用D触发器组成时，由于Qn+1=D，故D0=SR，D1=Qn0,D2=Qn1，按此方程连接电路如图 6 - 44(a)所示。 如用JK触发器实现，由于其特征方程为 ， 故将移位方程作如下变化

(a)D触发器实现；(b) JK触发器实现如要组成左移 图 6 – 44 三位右移寄存器 (a)D触发器实现；(b) JK触发器实现如要组成左移

如要组成左移则

(a) D触发器实现； (b) JK触发器实现 图 6 – 45 三位左移寄存器 (a) D触发器实现； (b) JK触发器实现

将左、右移三位寄存器结合在一起，加上控制信号X，就可组成双向移位寄存器，X=1左移，X=0右移。 以D触发器为例，其激励函数为

图 6 – 46 三位双向移位寄存器

6.4.3 集成移位寄存器功能分析及其应用 1. 典型移位寄存器介绍 6.4.3 集成移位寄存器功能分析及其应用 1. 典型移位寄存器介绍 74LS194 是一种典型的中规模集成移位寄存器。它是由 4 个RS触发器和一些门电路所构成的 4 位双向移位寄存器。其逻辑图及符号图如图 6 - 47 所示，功能表如表 6 - 22 所示。

图 6 – 47 74LS194四位双向通用移位寄存器 (a) 逻辑电路图；(b) 惯用符号； (c) 新标准符号

表 6 – 22 74LS194功能表

2. 移位寄存器的应用 (1) 在数据传送体系转换中的应用。数字系统中的数据传送体系有两种，具体介绍如下： 串行传送体系。每一节拍只传送一位信息，N位数据需N个节拍才能传送出去。 并行传送体系。一个节拍同时传送N位数据。 在数字系统中，两种传送系统均存在，如计算机主机对信息的处理和加工是并行传送数据的，而信息的传播是串行传送数据的，因此存在两种数据传送体系的转换。

① 串行转换为并行。 图 6 – 48 串行转换为并行示意图

② 并行转换为串行。 图 6 – 49 并行转换为串行示意图

例 12 用74LS194 组成七位串行输入转换为并行输出的电路。 解 转换电路如图 6 - 50 所示，其转换过程的状态变化如表 6 - 23 所示。 图 6 – 50 七位串入→并行输出转换电路

表 6-23 七位串入—并出状态表

解 图 6 - 51 是转换电路，其转换过程的状态变化如表 6 - 24 所示。 例 13 用 74LS194组成七位并入转换为串出。  解 图 6 - 51 是转换电路，其转换过程的状态变化如表 6 - 24 所示。 图 6 – 51 七位并入—串出转换电路

表 6-24 七位并入—串出状态表

(2) 组成移位型计数器。 图 6 – 52 移位型计数器一般结构

图 6 – 53 移位寄存器的全状态图 三位移位寄存器全状态图； (b) 四位移位寄存器全状态图

例14 设计模 10 移位型计数器。 解 模 10 计数器需 4 级触发器，所以从图 6-53 的四位移位寄存器全状态图上选循环周期为10的状态迁移序列。当然会有多种不同的选取组合，从中任选一种即可。 我们选如下序列： 0→8→4→10→13→14→15→7→3→1 其余不用的状态可作为无关项处理，为了保证具有自启动能力，将其引入有效循环如图6 - 54所示。实现器件可以用触发器和门电路实现； 也可选取中规模集成电路实现。

图 6 – 54 例 14 状态迁移图

表 6-25 状态迁移关系

图 6 – 55 例 14 移位型十进制计数器

移位型计数器中有两种常用计数器，即环型计数器和扭环型计数器。 环型计数器具有如下特点：其进位模数与移位寄存器触发器数相等；结构上其反馈函数F(Q1Q2…Qn)=Qn，图6 - 56 是用 74LS194 构成的四位环型计数器及其状态迁移图。如起始态为Q0Q1Q2Q3=1000，其状态迁移为 1000→0100→0010→0001，但存在无效循环和死态(如 0 和15)，即无自启动能力。

图 6 – 56 四位环型计数器 由于我们选定环型计数器每个状态只有一个“1”(或选定每个状态只有一个“0”)，故无需译码即可直接用于顺序脉冲发生器。但环型计数器状态利用率低，16个状态仅利用了4 个状态。

扭环型计数器(又称为约翰逊计数器)。其特点是：进位模为移位寄存器触发器级数n的 2 倍，即为2n；电路结构上反馈函数F(Q1Q2…:Qn)=Qn。图 6 - 57 是用 74LS194 构成的扭环形计数器，由于存在一个无效循环，故无自启动能力。 图 6 – 57 四位扭环型计数器

扭环形计数器可以获得偶数计数器(或称为偶数分频器)，如要获得奇数分频器，其反馈函数由相邻两触发器组成，即F=QmQm+1。其规律如下：以右移为例， F=Q0Q1得三分频电路；F=Q1Q2得五分频电路；F=Q2Q3 得七分频电路。如要得九分频以上的电路，则应将多片四位 74LS194 扩展为八位，举例如下。

例 15 74LS194 电路如图 6 - 58 所示，列出该电路的状态迁移关系，并指出其功能。 解 状态迁移关系如表 6 - 26 所示，由所得状态迁移关系，可看出是七个状态一循环，故为 7 分频电路，即fo=1/7fCP。 其波形图如图 6 - 59 所示。 图6-58 例15电路图

表 6 – 26 状态迁移关系

图 6 – 59 例 15 波形图

图 6 – 60 三种奇数分频电路