第四章 时序逻辑电路 返回 4.1 概 述 4.2 时序逻辑电路的结构及类型 4.3 状态表和状态图 4.4 时序逻辑电路的分析与设计 第四章 时序逻辑电路 4.1 概 述 4.2 时序逻辑电路的结构及类型 4.3 状态表和状态图 4.4 时序逻辑电路的分析与设计 4.5 常用的时序逻辑电路 本章小节 返回

 4．1 概 述 数字逻辑电路一般分为组合逻辑电路和时序逻辑电路，通过第二章的学习，我们知道组合逻辑电路的特点是其稳定输出仅与该时刻电路的输入状态有关；而时序逻辑电路(简称时序电路)是其稳定输出不仅与该时刻的输入状态有关，而且还与过去的输入状态有关的逻辑电路。所以在时序电路中，除了有反映现在输入状态的组合电路之外，还应包含能记忆过去状态的存贮电路。 返回主菜单

时序电路分为同步时序电路和异步时序电路两大类。本章重点是系统讨论同步时序电路的分析和设计方法。对于异步时序电路，主要讨论脉冲异步时序电路的分析。

4.2 时序逻辑电路的结构及类型 4.2.1 时序逻辑电路的结构 4.2.2 时序逻辑电路的类型 返回主菜单

4.2.1 时序逻辑电路的结构 返回 时序电路一般由组合逻辑、存储器件和反馈回路三部分构成，如图4.1所示。 4.2.1 时序逻辑电路的结构 时序电路一般由组合逻辑、存储器件和反馈回路三部分构成，如图4.1所示。 返回 图 4.1 时序逻辑电路的结构框图

其中 X1，…，Xn为外部输入，Y1，…，Ym为外部输出；P1，…，Pr为内部输入，W1，…，Wr为内部输出。它们之间的逻辑关系一般表示为： Yi=fi（X1，…，Xn，P1，…，Pr） i=1，…，m (4-2-1) Wj=gj（X1，…，Xn，P1，…，Pr） j=1，…，r (4-2-2) 4-2-1式称为输出函数，4-2-2式称为控制函数或激励函数。 时序电路的组合逻辑部分用来产生电路的输出和激励，存储器件部分用来记忆电路过去的输入情况。 返回

(a) 同步时序电路的结构框图 (b) 异步时序电路的结构框图 4.2.2 时序逻辑电路的类型 时序电路按其工作方式又可分为同步时序电路和异步时序电路两大类，其结构分别如图4.2(a)和(b)所示。 (a) 同步时序电路的结构框图 (b) 异步时序电路的结构框图 图 4.2 时序逻辑电路 返回

由于时序电路与组合逻辑电路在结构和性能上不同，因此在研究方法上两者也有所区别，组合逻辑电路的分析和设计所用到的工具主要是真值表，而时序电路的分析和设计所用到的工具主要是状态表和状态图。 返回

4．3 状态表和状态图 概述 4.3.1 米里（Mealy）型状态表和状态图 4.3.2 摩尔（Moore）型状态表和状态图 返回主菜单

4．3 状态表和状态图 返回 同步时序电路又可分为米里（Mealy）型和摩尔（Moore）型两大类。 4．3 状态表和状态图 同步时序电路又可分为米里（Mealy）型和摩尔（Moore）型两大类。 米里型电路的输出状态不仅与电路的状态有关，同时还与外输入有关，其输出函数Y可表示为： Yi=fi（X1，…，Xn，P1，…，Pr） i=1，…，m (4-3-1) 摩尔型电路的输出状态仅与电路的状态有关而与外输入（或没有外输入）无关，其输出函数Y可表示为： Yi=fi（P1，…，Pr） i=1，…，m (4-3-2) 返回

上面的表达式虽然能够描述同步时序电路的逻辑功能，但不能清楚地表达其输入、输出、原态及次态之间的转移关系，为次我们引入状态表和状态图，状态表和状态图也是我们分析和设计时序电路的重要工具。 返回

4.3.1 米里（Mealy）型状态表和状态图 返回 一、米里型同步时序电路的状态表 表4.1所示为米里型同步时序电路的状态表。 表 4.1 米里型同步时序电路的状态表 原态 （P） 次态/输出（P(n+1)/Y）   输入(X) P P(n+1)/Y 返回

表格的上方从左到右列出输入X1，…，Xn的全部组合，表格左边从上到下列出电路的全部状态P，表格的中间列出对应不同输入组合和原态下的次态P(n+1)和输出Y；表格的读法是：处于状态P的时序电路，当输入为X时，其输出为Y，在时钟脉冲CP的作用下，电路进入次态P(n+1)。 下面我们通过一个例题来详细说明米里型同步时序电路的状态表。

例4. 1 某同步时序电路，有一个输入X，一个输出Y，四个状态，即P2P1为00、01、10、11，分别记为A、B、C、D，其状态表如表4 表 4.2 某米里（Mealy）型同步时序电路的状态表 原态 （P） 次态/输出（P(n+1)/Y） X=0 X=1 A C/0 D/1 B B/1 A/1 C A/0 D C/1 返回1 返回2

由表4.2可知，若电路的初始状态为A，当输入X=1时，其输出Y=1，在时钟脉冲CP的作用下，电路进入次态D；如接着X由1变为0，则输出为1，在下一个时钟脉冲CP的作用下，电路进入次态B，若再输入X=0，则输出仍为1，在再下一个时钟脉冲CP的作用下，电路进入次态还是B。依次类推，可得其余的输出和电路的状态。特别应该注意的是，在此电路的原态与现态是对某一时刻而言的，该时刻的次态即为下一时刻的原态。

二、米里型同步时序电路的状态图 状态图是一种反映同步时序电路状态转移规律和输入、输出取值关系的有向图。在状态图中，每一个状态用一个圆圈表示，圈内用字母或数字表示状态的名称，用带箭头的直线或弧线表示状态转移关系，并把引起这一转移的输入条件和相应的输出标注在有向线段的旁边。

Mealy型电路状态图的形式如图4.3所示。 图 4.3 米里型电路状态图 图 4.4 例题4.1的状态图 返回

返回 状态图非常直观，从图上可以清楚地看到状态的转移条件和方向。 图4.4画出了例题4.1电路的状态图，从图上可以看出，当电路处于状态D时，若输入X=0，则输出Y=1，在时钟脉冲作用下，电路的状态由D转移到B。 返回

4.3.2 摩尔（Moore）型状态表和状态图 返回 一、摩尔型同步时序电路的状态表 摩尔型电路的状态表的格式如表4．3所示。 表4．3 摩尔型同步时序电路状态表 原态 (P) 次态(P(n+1)) 输出 (Y)   输入(X) P P(n+1) Y 返回

考虑到摩尔型电路的输出Y仅与电路的原态P有关，为了清晰起见，将输出单独作为一列，其值完全由原态确定,而次态P(n+1)与Mealy型电路状态表中一样，由输入的组合和现态共同确定；该表的读法是：当电路处于状态P时，输出为Y；若输入为X，在时钟脉冲CP的作用下，电路进入次态P(n+1)。

下面举例说明。 例4.2 某同步时序电路，有一个输入X，一个输出Y，四个状态，即P2P1为00、01、10、11，分别记为A、B、C、D，其状态表如表4.4所示。 表4．4 某摩尔型同步时序电路的状态表 原态 (P) 次态(P(n+1)) 输出 (Y) X=0 X=1 A B C 1 D 返回1 返回2

由表4.4可知，当电路处于状态A时，输出为1，若X=1，在时钟脉冲CP的作用下，电路进入次态C，新的输出为0；此时电路处于状态C，输出为0，接着若X再输入1，则在时钟脉冲CP的作用下，电路进入次态D，新的输出为1。依次类推，可得其余的电路状态和输出。在这里电路的原态与现态同样是对某一时刻而言的，该时刻的次态即为下一时刻的原态，同时还应注意电路的输出值是随电路状态的变化而改变的。

二、摩尔型同步时序电路的状态图 与米里型同步时序电路的状态图相比较，摩尔型同步时序电路的状态图中的输出Y是标注在状态圈内，如图4.5所示。 图 4.5 摩尔型电路状态图 图 4.6 例题4.2的状态图 返回

图4.6画出了例题4.2电路的状态图，从图上可以看出，当电路处于状态D时，输出Y=1，若输入X=1，在时钟脉冲CP作用下，电路的状态由D进入到次态B，同时新的输出Y=0。 返回

4.4 时序逻辑电路的分析与设计 返回主菜单 概述 4.4.1 同步时序逻辑电路的分析 4.4.2 同步时序逻辑电路的设计 4.4 时序逻辑电路的分析与设计 概述 4.4.1 同步时序逻辑电路的分析 4.4.2 同步时序逻辑电路的设计 4.4.3 异步时序逻辑电路的分析 返回主菜单

4.4 时序逻辑电路的分析与设计  与组合逻辑电路的分析与设计相类似，时序逻辑电路的分析就是对一个已知的时序逻辑电路，讨论在一系列输入信号作用下，电路的输出状态变化，再进一步说明该时序逻辑电路的功能；而时序逻辑电路的设计是其分析的逆过程，即根据特定的逻辑要求，设计出符合该特定逻辑要求的逻辑电路。 返回

4.4.1 同步时序逻辑电路的分析  同步时序逻辑电路分析的关键是要确定电路随时间推移，在输入信号（或时钟信号）作用下，电路的状态和输出的变化规律，以确定该电路的逻辑功能。而这种变化规律通常表现在状态表、状态图或时间图中，因此，分析一个给定的同步时序电路，其本质是要求该电路的状态表、状态图或时间图。 返回

一、同步时序逻辑电路的分析方法 同步时序逻辑电路的一般分析步骤为： 1．确定电路组成部分。 2．确定存储电路某一时刻的控制输入与时序电 路在该时刻的的输出逻辑表达式。 3．确定存储电路的次态方程。 4．列出时序电路的状态表。 5．由状态表画出其状态图。 6．电路逻辑功能描述。 7．若存在无效状态时，应检查电路能否自启动。

例4.3 试分析图4.7所示的同步时序电路的逻辑功能。 二、同步时序逻辑电路的分析举例 例4.3 试分析图4.7所示的同步时序电路的逻辑功能。 图 4.7 例4.3的同步时序逻辑电路

解： 1．确定电路组成 该电路的存储元件由个D触发器构成，组合电路包括一个与门和一个或非门。电路有一个输入x，一个输出Z；输入x、输出Z和电路的状态、均有直接联系，因此属于米里型。同时，时钟脉冲CP加在每一个触发器的时钟脉冲输入端上，因此它是一个同步时序电路，时钟方程可以不写。

2．写出输出函数和激励函数的表达式 由逻辑电路可知 3．求电路的次态方程

4．作状态表和状态图 表 4.5 例4.3状态表 现 态 次态/输出 x=0 x=1 00/0 01/0 1 10/0 01/1

由状态表可作出其状态图如图4.8所示。 图 4.8 例4.3的状态图

5.作出时间图 设电路的初始状态 ，输入序列x=01011101，则可得图4.9所示的时间图。 图 4.9 例4.3的时序图 返回

6．电路逻辑功能描述 由图4.9可以看出，一旦输入x出现“101”序列，输出Z便产生一个脉冲输出信号，否则，输出Z为0。因此，该电路是一个“101”序列检测器。

例 4.4 试分析图4.10所示电路的逻辑功能，并画出状态图和时序图。 例 4.4 试分析图4.10所示电路的逻辑功能，并画出状态图和时序图。 图 4.10 例4.4逻辑电路

解： 该电路的时钟脉冲CP加在每一个触发器的时钟脉冲输入端上，因此它是一个同步时序电路。 1．写出输出函数和激励函数的表达式 由逻辑电路可知

2．求电路的次态方程

3．作状态表和状态图 表 4.6 例4.4状态表 1 现 态 次 态 输 出

由状态表可作出其状态图如图4.11所示。 图 4.11 例4.4状态图

设电路的初始状态 ，则可得图4.12所示的时间图。 4. 作出时间图 设电路的初始状态 ，则可得图4.12所示的时间图。 图4.12 例4.4时序图

5．电路逻辑功能描述 由状态图可以看出，该电路在输入第六个计数脉冲CP后，返回原来的状态，同时输出端Z输出一个进位脉冲，因此该电路为同步六进制计数器。

6．检查电路能否自启动 该电路应有23=8个工作状态，由状态图可知，它只有6个有效状态被利用，还有110与111这两个没有被利用的无效状态。将110代入状态方程中，可得 ，再将111代入状态方程中，可得 ，而010为有效状态，即电路由于某原因进入无效工作状态时，只要继续输入计数脉冲CP，电路能自动返回到有效工作状态，因此该电路能自启动。 返回

4.4.2 同步时序逻辑电路的设计 同步时序逻辑电路设计的关键是根据给定的要求确定状态转换规律、求出各存储电路的次态方程，设计出最佳的逻辑电路。 返回

一、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计方法如下： 1．根据设计要求，确定输入、输出及电路的状态，进而拟定原始状态表和原始状态图。 2．化简原始状态表，消去多余的状态，求得最小化状态表。 3．对简化后的状态表进行状态编码即进行状态赋值，把状态表中用文字标注的每个状态用二进制代码表示。这一步得到一个二进制状态表。 4．选定触发器的类型，并求出激励函数和输出函数表达式。 5．根据激励函数和输出函数表达式画逻辑图。 6．检查电路有无自启动能力。

二、 同步时序逻辑电路的设计举例 例4.5 试设计一个四进制加法计数器。 解： 例4.5 试设计一个四进制加法计数器。 解： 1．根据设计要求，确定输入、输出及电路的状态，进而拟定原始状态表和原始状态图。 根据题意可知电路应有四个同的状态，分别用S0、S1、S2、S3来表示该四种不同的状态。在状态为S3时输出Z=1。当输入第四个计数脉冲时，计数器返回初始状态S0，同时输出Z向高位计数器送出一个进位脉冲。其原始状态表如表4.7所列，状态图如图4.13所示。

表 4.7 例4.5的原始状态表 现态 次态 输出(Z) S0 S1 S2 S3 1 返回1 返回2 图 4.13 例4.5的原始状态图

2．化简原始状态表，消去多余的状态，求得最小化状态表。 从表4.7可以看出无多余状态，已不能再作状态化简。 3．对简化后的状态表进行状态编码即进行状态赋值，把状态表中用文字标注的每个状态用二进制代码表示。这一步得到一个二进制状态表。 由N≤2n可知，在N=4时，n=2，即采用两位二进制代码。设S0=00、S1=01、S2=10、S3=11。则可得状态编码表，如表4.8所列。

表 4.8 例4.5的状态编码表 现态 次态 输出 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 1 返回1 返回2

4．选定触发器的类型，并求出激励函数和输出函数表达式。 我们选用J-K触发器，根据表4.8可得： 因为J-K触发器的特性方程为 则可得：

返回 5．根据激励函数和输出函数表达式画逻辑图。如图4.14所示。 6．检查电路有无自启动能力。 该电路没有无效状态，因此不存在自启动问题。 图4.14例4.5的逻辑图 6．检查电路有无自启动能力。 该电路没有无效状态，因此不存在自启动问题。 返回

4.4.3 异步时序逻辑电路的分析  异步时序逻辑电路的分析和同步时序逻辑电路的分析方法相似，但要注意电路中各触发器输入端（包括时钟控制端）脉冲到达的条件。 例 4.6 分析图4.15所示的异步时序逻辑电路。 图 4.15 例 4.6的异步时序逻辑电路 返回1 返回2

解： 该电路由两个T触发器组成，有一个外输入信号CP，触发器的状态即为电路的输出。 1．写出激励函数表达式 由图4.15可得： 2．写出电路的次态方程组

取电路的初始状态 ，可得其状态表如表4.9所列。 时钟脉冲 现态 次态 CP 1 3．作状态表 取电路的初始状态 ，可得其状态表如表4.9所列。 表 4.9 例 4.6的状态表 时钟脉冲 现态 次态 CP 1

4．作时序图，说明电路功能。 根据状态表可作出其时序图，如图4.16所示。由时序图可以看出该电路工作在计数状态，起分频作用。 的频率是时钟脉冲CP频率的一半， 的频率是时钟脉冲CP频率的四分之一。 图 4.16 例 4.6的时序图 返回

4.5 常用的时序逻辑电路 4.5.1 寄存器 4.5.2 计数器 返回主菜单

4.5 常用的时序逻辑电路 返回 常用的时序逻辑电路有寄存器和计数器，下面我们分别对这两种时序逻辑电路作简要介绍。 4.5.1 寄存器 4.5 常用的时序逻辑电路 常用的时序逻辑电路有寄存器和计数器，下面我们分别对这两种时序逻辑电路作简要介绍。 4.5.1 寄存器  寄存器常用来存放数据、指令等，它是借助于时钟脉冲的作用而把数据存放到触发器中，因此，寄存器的电路组成除了触发器外，还必须有控制作用的门电路。一个触发器有两个稳定状态，可以存储1位二进制代码，n个触发器就可以组成能存储n位二进制代码的寄存器。 寄存器按功能又可分为两大类，数码寄存器和移位寄存器。 返回

一、数码寄存器 具有接收数码、寄存数码、输出数码和清除数码功能的寄存器称为数码寄存器。这类寄存器根据接收数码的方式不同，可分双拍接收和单拍接收两种类型。

1．双拍接收方式的数码寄存器 图 4.17 双拍接收方式的数码寄存器逻辑电路 返回

图4.17是一个由基本R-S触发器和与非门组成的四位数码寄存器，D0、D1、D2、D3是数码输入端，其接收数码的原理为： 第一节拍：先清0。 在接收数码前，先用一个复位负脉冲，把所有触发器都置为0状态，即将寄存器清0。

第二节拍：接收数码。 用一个接收正脉冲，将与非门1～4打开，此时，输入数码为1的与非门其输出为负脉冲，与之相对应的触发器被置1；而输入为0的与非门与之对应的触发器保持0状态不变。例如，D0D1D2D3的状态为1001，在接收正脉冲到来时，门4和门1输出负脉冲，将触发器FF3和FF0置1，而触发器FF2和FF1保持0状态不变，则接收正脉冲到来时，将输入数据1001接收进寄存器并保存起来。

2．单拍接收方式的数码寄存器 图4.18是一个由D触发器组成的四位数码寄存器，该寄存器在接收数码时不需要预先清0，只要接收脉冲到来，即可将输入数据存入寄存器，所以称为单拍接收方式。 返回 图 4.18 单拍接收方式的数码寄存器逻辑电路

根据图4.18所示电路，显然知道，当接收脉冲到来后，触发器的新状态为： 即将输入数据1001接收进寄存器并保存起来。

二、移位寄存器 移位寄存器是一种不仅能存储数码，还能使寄存的数码移位的寄存器。移位指的是寄存器中所存放的数码，可以在移位脉冲作用下逐次左移或右移。移位寄存器可分成单向移位寄存器和双向移位寄存器。

图 4.19 用D触发器组成的右移移位寄存器逻辑电路 1．单向移位寄存器 单向移位寄存器，是指在移位脉冲作用下仅具有左移功能或右移功能的移位寄存器。图4.19是用D触发器组成的右移移位寄存器。 图 4.19 用D触发器组成的右移移位寄存器逻辑电路

每当移位脉冲CP的上升沿来到时，各个触发器的状态都向右移给下一个触发器，而输入数码则移入触发器FF0。如假定触发器的初始输出 为 =0000，若输入1101，在第一个移位脉冲CP作用下，输出变为 =0001；在第二个移位脉冲CP作用下，输出变 为 =0011；在第三个移位脉冲CP作用下，输出变为 =0110；在第四个移位脉冲CP作用下，输出变为 =1101。即经过四个移位脉冲作用后，1101这四个数码全部右移入寄存器中。

对于左移移位寄存器，只要改变触发器的连接方向即可，如图4.20所示，读者可参阅右移移位寄存器，自己分析其工作过程。 图 4.20 用D触发器组成的左移移位寄存器逻辑电路

2．双向移位寄存器 双向移位寄存器，是指在移位脉冲作用下具有既能左移又能右移功能的移位寄存器。图4.21是用D触发器组成的双向移位寄存器。 返回 图 4.21 双向移位寄存器逻辑电路

在图4.21中，我们不难看出，在移位脉冲CP的作用下，当控制信号X=0时，数码左移；控制信号X=1时，数码右移，可见该电路能实现双向移位功能。 返回

4.5.2 计数器  计数器在数字系统中应用十分广泛，是一种具有记忆功能的电路，用以累计输入脉冲的个数、实现计数操作功能，通常用触发器构成各种形式的计数器。 返回

一、计数器的分类 1．  按进位方式分 （1）同步计数器：有一个公共时钟脉冲，各个触发器的状态转换是在该公共输入计数脉冲作用下同时发生的，即各个触发器状态的翻转与输入脉冲同步。 （2）异步计数器：没有公共时钟脉冲，输入计数脉冲只作用于某些触发器的CP端，而其它触发器的翻转是靠低位的进位信号。因此，组成计数器的各个触发器的状态变化不是同时发生的。

2．按进位制分 （1）二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。 （2）十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。 （3）任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。如三进制计数器、六进制计数器等。

3．按逻辑功能分 （1）递增计数器：随着计数脉冲的输入，计数器的数是递增的，则为递增计数器。 （2）递减计数器：随着计数脉冲的输入，计数器的数是递减的，则为递减计数器。 （3）可逆计数器：随着计数脉冲的输入，计数器的数是可增可减的则为可逆计数器。

二、递增计数器 图4.22所示为四位同步二进制递增计数器电路，由四个接成T型的主从J-K触发器和四个与非门组成。计数脉冲CP同时加到各触发器的CP端，各触发器的端为输出。 图 4.22 四位同步二进制递增计数器逻辑电路

其工作原理分析如下： (1)写出时钟方程、输出方程、驱动方程 ①时钟方程： CP0=CP1=CP2=CP3=CP 在同步时序逻辑电路中，各个触发器的时钟脉冲都相同，且为有效脉冲，因此时钟方程也可不单独写出。 ②输出方程：除了各个触发器的输出之外，没有别的输出信号，可以不写。 ③驱动方程：

(2)求状态方程 T触发器的特性方程为： 将驱动方程代入相应触发器的特性方程，求得状态方程：

（3）进行状态计算，列出状态表 方法是依次设定电路原态 ，代入状态方程即可求得相应的次态 。应当指出的是，在设定现态时，需要依次把全部状态都假设到，如果计数器由四个触发器组成，即n=4，则有2n=24=16种状态，所以要把16种状态依次全部假设到。 例如：我们可以从 =0000开始设定，把 =0000 代入上述状态方程，可求得 =0001； 再设定 =0001，又把它代入上述状态方程，可求得 =0010，依此类推，即可得其状态转换真值表，如表4.10所列。

表4.10 四位同步二进制递增计数器的状态转换真值表 表4.10 四位同步二进制递增计数器的状态转换真值表 计数脉冲序号 原态 次态 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 返回

(4)画出状态图，进行功能描述 0000 0001 0010 0011 0100 0101 0110 0111   1111 1110 1101 1100 1011 1010 1001 1000 图 4.23 四位同步二进制递增计数器的状态图 由图4.23所示状态图可以看出，该电路是按照加法规律递增计数的，因此电路为四位同步二进制递增计数器，且电路在输入第十六个计数脉冲后返回到初始的0000状态，因此该电路又称为模16同步二进制递增计数器。

图4.24所示为四位同步二进制递减计数器。按上述分析方法不难求出其状态图，如图4.25所示。 三、递减计数器 图4.24所示为四位同步二进制递减计数器。按上述分析方法不难求出其状态图，如图4.25所示。 图 4.24 四位同步二进制递减计数器逻辑电路

返回 由图4.25所示状态图可以看出，若计数器现态为 =0000, 当输入第一个汁数脉冲(计数器 的数减1) 后，则各触发器翻转为 0000 0001 0010 0011 0100 0101 0110 0111   1111 1110 1101 1100 1011 1010 1001 1000 图 4.25 四位同步二进制递减计数器状态图 由图4.25所示状态图可以看出，若计数器现态为 =0000, 当输入第一个汁数脉冲(计数器 的数减1) 后，则各触发器翻转为 =1111；若再输入一个计数 脉冲，则各触发器 状态为 =1110；依此类推。 返回

同步二进制可逆计数器是将同步二进制递增计数器和递减汁数器合并在一起，再增加一些控制门组成的，如图4.26所示。 四、可逆计数器 同步二进制可逆计数器是将同步二进制递增计数器和递减汁数器合并在一起，再增加一些控制门组成的，如图4.26所示。 图 4.26 同步二进制可逆计数器逻辑电路

返回 按前面的分析方法，我们不难得到其状态转换图，如图4.27所示。 X/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 0000 0001 0010 0011 0100 0101 0110 0111 0/ 0/ 0/ 0/ 0/ 0/ 0/ 1/ 0/ 0/ 1/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 1111 1110 1101 1100 1011 1010 1001 1000 1/ 1/ 1/ 1/ 1/ 1/ 1/ 图 4.27 同步二进制可逆计数器状态图 状态图中，斜线左上方标出的是输入增、减控制信号X的值，当X=0时，递减计数；当X=1时，递增计数。 返回

本章小结 一、时序逻辑电路(简称时序电路)是其稳定输出不仅与该时刻的输入状态有关，而且还与过去的输入状态有关的逻辑电路。所以在时序电路中，除了有反映现在输入状态的组合电路之外，还应包含能记忆过去状态的存贮电路。 时序电路分为同步时序电路和异步时序电路两大类。 时序电路一般由组合逻辑、存储器件和反馈回路三部分构成。 返回主菜单

二、描述时序逻辑电路逻辑功能的方法有逻辑图、状态方程、驱动方程、输出方程、状态表、状态图和时序图等。 三、时序逻辑电路的状态表、状态图有米里（Mealy）型和摩尔（Moore）型两种类型。 四、时序逻辑电路的分析就是对一个已知的时序逻辑电路，讨论在一系列输入信号作用下，电路的输出状态变化，再进一步说明该时序逻辑电路的功能。

同步时序逻辑电路的一般分析步骤为： 1．确定电路组成部分。 2．确定存储电路某一时刻的控制输入与时序电路在该时刻的的输出逻辑表达式。 3．确定存储电路的次态方程。 4．列出时序电路的状态表。 5．由状态表画出其状态图。 6．电路逻辑功能描述。 7．若存在无效状态时，应检查电路能否自启动。 五、时序逻辑电路的设计是其分析的逆过程，即根据特定的逻辑要求，设计出符合该特定逻辑要求的逻辑电路。

同步时序逻辑电路的设计方法如下： 1．根据设计要求，确定输入、输出及电路的状态，进而拟定原始状态表和原始状态图。 2．化简原始状态表，消去多余的状态，求得最小化状态表。 3．对简化后的状态表进行状态编码即进行状态赋值，把状态表中用文字标注的每个状态用二进制代码表示。这一步得到一个二进制状态表。 4．选定触发器的类型，并求出激励函数和输出函数表达式。 5．根据激励函数和输出函数表达式画逻辑图。 6．检查电路有无自启动能力。

六、异步时序逻辑电路的分析和同步时序逻辑电路的分析方法相似，但要注意电路中各触发器输入端（包括时钟控制端）脉冲到达的条件。 七、常用的时序逻辑电路有寄存器和计数器。 寄存器常用来存放数据、指令等，它是借助于时钟脉冲的作用而把数据存放到触发器中，因此，寄存器的电路组成除了触发器外，还必须有控制作用的门电路。 计数器在数字系统中应用十分广泛，是一种具有记忆功能的电路，用以累计输入脉冲的个数、实现计数操作功能，通常用触发器构成各种形式的计数器。

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