5.4 顺序脉冲发生器、 三态逻辑和微机总线接口 5.4.1 顺序脉冲发生器 顺序脉冲 计数型 分类 移位型.

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第五章 时序逻辑电路 5.1 概 述 5.2 触发器 5.3 时序逻辑电路的分析 5.4 常用时序逻辑电路 5.5 时序逻辑电路的设计
第五章 常用时序集成电路及其应用 第一节 时序集成模块的国标符号 第二节 计数器 第三节 寄存器 第四节 序列码发生器
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编码器和译码器. 编码器和译码器 实验目的 熟悉中规模集成电路编码器、译码器的工作原理和逻辑功能 掌握编码器、译码器的级联方法,了解编码器、译码器的应用.
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第五章 常用时序集成电路及其应用 第一节 计数器 第二节 寄存器 第三节 序列码发生器 第四节 时序模块的应用 小结.
第4章 第4章 触发器和时序逻辑电路 4.1 触发器 4.2 时序逻辑电路 *4.3 应用举例 上页 下页 返回.
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 与非门参数测试与组合逻辑电路设计  集成触发器  计数、译码、显示电路
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第四章 时序逻辑电路 学习要点: 触发器的逻辑功能及使用 时序电路的分析方法和设计方法 计数器、寄存器等中规模集成电路的逻辑功能和使用方法
版权所有,引用请注明出处 第六章、中央控制器 原著 谭志虎 主讲(改编) 蒋文斌.
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14.2 时序逻辑电路的分析 概述 时序逻辑电路是由存储电路和组合逻辑电路共同组成的,它的输出状态不仅与输入有关,还与电路的过去状态有关,即具有存储功能。 输入信号 输出信号 输出方程 驱动方程 描述时序逻辑电路的三个方程 状态方程 存储电路的输入信号 时序逻辑电路构成框图 存储电路的输出信号.
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第八章 总线技术 8.1 概述 8.2 局部总线 8.3 系统总线 8.4 通信总线.
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概 述 一、时序电路的特点 x1 y1 1. 逻辑功能特点 xi yj 任何时刻电路的 输出,不仅和该时刻 的输入信号有关,而
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实验五 数据选择和译码显示 -1.
第4章 触发器.
概述 一、基本要求 1. 有两个稳定的状态(0、1),以表示存储内容; 2. 能够接收、保存和输出信号。 二、现态和次态
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第八章 常用组合逻辑器件及应用 8.1 编码器 把二进制码按一定规律编排,使每组代码具有一特定的含义,称为编码。
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第十章 常用时序逻辑电路及其应用 10.1 寄存器 寄存器是数字系统常用的逻辑部件,它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数,存放 n 位二进制时,要 n个触发器。 按功能分 数码寄存器 移位寄存器.
第九章 存储器和可编程逻辑器件 本章主要内容 半导体存储器 只读存储器 随机存取存储器 存储器容量的扩展 可编程逻辑器件
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5.4 顺序脉冲发生器、 三态逻辑和微机总线接口 5.4.1 顺序脉冲发生器 顺序脉冲 计数型 分类 移位型

一、计数型顺序脉冲发生器 (一) 由四进制计数器( JK 触发器) 和译码器构成 CP Y0 CP & 1 CR Y1 Y2 Y3 Q0 FF0 FF1 & 1 RD CR Y1 Y2 Y3 Q0 Q1 Y0 Y1 Y2 Y3

Y1 Y2 Y3 Y0 结果与前同 (二) 由 D 触发器和译码器构成 Q0 RD Q1 =1 CP CR & 防止竞争冒险 FF1 FF0

状态图同环型计数器,能自启动,只有 4 个有效状态,但不需译码器。 二、移动位型顺序脉冲发生器 (一) 由环型计数器构成 C1 1D Q0 Q1 Q2 Q3 FF0 FF1 FF2 FF3 CP CR R 1 CP Q0 Q1 Q2 Q3 状态图同环型计数器,能自启动,只有 4 个有效状态,但不需译码器。 (二) 由扭环型计数器构成(略)

三、用 MSI 构成顺序脉冲发生器 74LS374 1 74LS163 74LS138 EN CP 缓冲 寄存 译码 3位二进制计数 D0 LD CR CTT CTP Q0 Q1 Q2 Q3 CO 74LS163 74LS138 STA STB STC Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1D 2D 3D 4D 5D 6D 7D 8D CP 1 74LS374 EN 1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q 缓冲 寄存 译码 3位二进制计数

总线是多条数据线或地址线控制信号线的简称。 5.4.2 三态逻辑和微机总线接口 一、总线结构 总线是多条数据线或地址线控制信号线的简称。 (一) 总线表示方法 公用导线 设备 1 设备 2 总线 设备 1 设备 2 双向设备 可读出,可写入 输出设备 只“读出” 总 线 输入设备 只“写入” (二) 设备性质与总线

二、三态器件和总线设计 (三) 常用器件与总线的连接 1. 两个以上TTL(CMOS)器件输出端不能与同一根总线连接; (三) 常用器件与总线的连接 1. 两个以上TTL(CMOS)器件输出端不能与同一根总线连接; 2. OC门和 OD门 可以输出端并联(线)后连接总线; 3. 三态逻辑器件的输出端可以连接同一根总线; 二、三态器件和总线设计 (一) 三态器件 三态: 高电平、低电平、高阻态 曾用 EN 1 EN 1 EN 1 EN 1 国标 美国 原码输出高电平使能 原码输出低电平使能 反码输出高电平使能 反码输出低电平使能 三态缓冲器的逻辑符号

[例 1] 利用译码器实现 8 个数据共享一根总线 . 1 1 1 1 1 1 1 1 (二) 总线设计 P Q R 74LS138 S (二) 总线设计 [例 1] 利用译码器实现 8 个数据共享一根总线 74LS138 STA STB STC Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 P Q R S T U V W A0 A1 A2 EN 1 . 总 线 1 1 1 1 1 1 1 1

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[例3] 两总线间数据双向传送电路 CC4034:带有总线结构的通用寄存器 1 1 1 0/1 双向总线 寄存器 CC4034 AE [例3] 两总线间数据双向传送电路 CC4034:带有总线结构的通用寄存器 双向总线 寄存器 CC4034 AE A / B A / S P / S DS CP 端口A 端口B BUS 1 BUS 2 1 1 A组数据选通 传输方向控制 串行数据输入 异步同步控制 1 数据传输 与CP无关 CP选通数据 同步传输 并行串行控制 0/1 高阻态