电子器件与组件结构设计 王华涛 哈尔滨工业大学（威海） 材料科学与工程学院 办公室：A 楼208 Tel：5297952 Email：wanghuatao@hit.edu.cn 2012年春

第三章 电气性能的封装设计基础 电容器的发展_储能器件 电容器的应用示例_触摸屏 寄生电容 (本节内容) 电容专题 3.1 概述 第三章 电气性能的封装设计基础 3.1 概述 3.2 电学基础 电容专题 电容器的发展_储能器件 电容器的应用示例_触摸屏 寄生电容 (本节内容)

电容在交变电流中的作用 问：在交变电流中，从信号的角度考虑，电容对信号的传输有影响么？ 视频：3_11 电容对交变电流的影响

寄生电容 （两个电感线圈相互靠近时，一个电感线圈的磁场变化将影响另一个电感线圈，这种影响就是互感。） 问：互感电容？寄生电容？ 同样的，电路组件间也存在互感电容，例如一条导线的电荷所形成的电场会吸引或排斥另一条导线的电荷，而造成其电场的变化。 （两个电感线圈相互靠近时，一个电感线圈的磁场变化将影响另一个电感线圈，这种影响就是互感。） 在多层结构的封装中，寄生电容是无法避免的（为什么？） 上下两条导线中间隔着电介质，就形成标准的平行板电容器 寄生电容：系统中任何两块导体之间固有的电容

寄生电容 IBM CPU的截面图，绿色的部分即为电介质 亮色的是铜导线 问：有寄生电容么？存在哪里？

寄生电容 寄生电容，在集成电路内部，由于ILD(Inter Layer Dielectrics，层间电介质)的存在，导线之间就不可避免地存在电容，称之为寄生电容。 随着工艺制程的提高，单位面积里的导线越来越多，连线间的间距变小，连线间的耦合电容变得显著，寄生电容产生的串绕和延时增加等一系列问题更加突出（寄生电容是导致信号延迟的另一个来源） 寄生电容不仅影响芯片的速度，也对工作可靠性构成严重威胁。 希望最小化寄生电容

寄生电容 问：在结构不变的情况下，从材料的角度，如何减小寄生电容？

寄生电容 在决定电容器容量大小的各种因素里，在结构不变的情况下，减少电介质的k值（介电常数），可以减小电容的容量。 图中蓝色部分low-k电介质用于ILD 在决定电容器容量大小的各种因素里，在结构不变的情况下，减少电介质的k值（介电常数），可以减小电容的容量。 使用low-k电介质作为ILD来替代传统的二氧化硅，可以有效地降低互连线之间的分布电容，从而可使芯片总体性能提升10％左右。

寄生电容 问：现有电子封装中常用的介质？ 在电子封装基片中，通常使用的介质，比如二氧化硅和聚酰亚胺，它们的相对介电常数分别是3.9和3.5.道尔化学的苯并环丁烯介电常数是2.6，传统FR-4印刷电路板材料的介电常数是4.7. 问：为什么苯并环丁烯的介电常数这么低？从分子结构的角度理解，什么样的分子结构具有小的介电常数？

介电常数

偶极矩 在引入介电常数、极化之前，先介绍偶极矩 偶极矩（dipole moment ['daipəul] ） 问：定义？ 正、负电荷中心间的距离r和电荷中心所带电量q的乘积，叫做偶极矩μ=r×q。它是一个矢量，方向规定为从负电荷中心指向正电荷中心。 极性分子的偶极距等于正负电荷中心间的距离乘以正电荷中心（或负电荷中心）上的电量。

Dipole Moment H2O CO2

极化 分子在外电场作用下，构成分子的正负电荷发生相对的位移，形成电偶极矩

极化 问：极化？ 对于由极性分子形成的介电质，假设施加外电场于这种介电质，则会出现取向极化现象。 各个分子偶极矩的叠加，材料就有了极性（后问） 问：导体呢？

极化_导体G在均匀电场作用下的静电感应

介电常数 介质在外加电场时会产生感应电荷而削弱电场，原外加电场(真空中)与最终介质中电场比值即为相对介电常数(permittivity)，又称相对电容率，以εr表示。 如果有高介电常数的材料放在电场中，场的强度会在电介质内有可观的下降。介电常数（又称电容率），以ε表示 ε=εr×ε0，ε0为真空绝对介电常数，ε0=8.85×e-12 F/m。

介电常数 问：介电常数的含义？ 在电磁学里，介电质响应外电场的施加而电极化的衡量 衡量电场怎样影响介电质，怎样被介电质影响 相对介电常数是相对于真空而言对材料极化能力的度量，决定了材料的充放电能力

介电常数 一个电容板中充入介电常数为ε的物质后电容变大ε倍（为什么？）。 所以，电子封装中，使用具有很低相对介电常数的绝缘材料

寄生电容 问：你还有什么主意，从材料和结构的角度来减小寄生电容？ 提示：用介电常数小的材料；结构上如何减小介电常数？

寄生电容 最好的low-k是“没有材料”，如何实现？ IBM提出了用气隙代替绝缘材料的Airgap技术。 Airgap技术：铜导线间加入气孔，取代传统的Low-k电介质 最好的low-k是“没有材料”，如何实现？ IBM提出了用气隙代替绝缘材料的Airgap技术。 Airgap的方法是在硅片上涂上一层特殊的聚合材料，这种材料通过烘焙，能够自然形成数万亿个大小均匀尺寸仅为20纳米的细孔，提高了元件及导线间的绝缘性能。 仅此一项措施，就能让微芯片的运行速度再次提高三分之一，并可以节能15%。 问：缺陷？ 它的散热效果和机械强度，不够好

寄生电容 问：导线密度增加，寄生电容增加？ 导线密度的增加，寄生电容的问题越来越严重，变成了限制速度的主要因素。（为什么寄生电容能够限制速度？） 导线间距变小 寄生电容不仅带来信号延迟，而且增加了功率消耗。为什么？ 在高电容结点上减小功率消耗和信号延迟的一个方法是限制这些结点上的电压漂移。为什么？

寄生电容 然而，随着最小特征尺度的减小和芯片尺寸的增加，布线电容变得比器件电容更加重要。（为什么） 芯片变大使得导线总长度增加，从而总布线电容也随着芯片增大而增加。

寄生电容 在封装设计历史上，随着设备的减小，设计者会增加芯片上的电路密度，这就伴随着布线要求的提高。

电容 下表所示为各种封装组件的电容 焊线和封装引脚的寄生电容典型值大约是1pF。 倒装芯片中焊锡凸块的寄生电容及电感最低，这也是高频组件需要使用倒装芯片技术的原因。 倒装芯片中，在芯片上制作金属凸块，再利用凸块做结合 各种封装组件的电容

寄生电容 倒装芯片由于其提供芯片至外部线路间最短的路径，有较小的寄生电容及电感，其所造成的感应噪声、信号串扰、信号传输延迟及波形失真等皆较少。通常能达到良好的电性表现，基本能满足未来产品更高性能及更低成本的需求。 目前，已有业者在研究无凸块的倒装芯片，无凸块（不使用凸块）倒装芯片可更进一步降低寄生电感及电容，降低噪声。

寄生电容 封装组件的电容、电感值与其几何设计、材质、尺寸大小及使用频率有关，上表所列的仅是一些参考数据。 实际上，封装中寄生电感、电容无所不在，包括导线间的互感电容、互感电感、结合线、被动组件、贯穿孔、BGA的锡球以及倒装芯片结合的焊锡凸块等的寄生电容及电感等，而这些可用等效电路来描述，用仿真软件来计算。 集成电路专用模拟程序（SPICE）

寄生电容 贯穿孔的等效模型

寄生电容 导线弯曲处的等效电路模拟

寄生电容的影响 时间延迟 问：你理解的时间延迟？

时间延迟_选讲 电阻和电容、或电阻和电感，同时存在于同一个电路系统中时，会造成时间延迟。 在电阻-电容电路中的时间延迟

时间延迟 右图，明显示出时间延迟 问：缘由？ 在电阻-电容电路中，时间延迟实质上是由电容的充放电所导致的。 问：如何理解？

时间延迟 纯电阻电路 问：开关闭合，电流变化？ 电流的时间反应 电路图 当 开 关 钮 闭 合 , 电 池 的 电 动 势 会 提 升 电 流 I 如右图所 示 , 并 没 有 可 量 度 的 时 间 延 迟

电流的时间反应 电路图 提示：由大到小，还是由小到大，还是不变化？ 电阻-电容电路 问：电流变化？ 当 开 关 钮 闭 合 , 一 大 充 电 电 流 会 因 电 池 的 电 势 差 而 流 动。 问：为什么会有一大充电电流？ 提示：电势差/电压差的角度 当 电 容 器 被 部 分 充 电 后 , 电 容 器 与 电 池 间 的 电 压 差 减 少 及 电 流 开 始 下 降。 最 后 当 电 容 器 被 充 电 至 与 电 池 的 电 压 相 同 时 , 电 流 跌 至 零。 电路图 电流的时间反应

电阻-电容电路 电 容 器 上 的 电 压 变 化 （问：如何变化？） 提示：由大到小，还是由小到大，还是不变化？ 问：曲线用什么样的数学函数来描述？

时间延迟 电容放电 断开电源，电容通过RD放电 两端电压Vc逐渐降低，电流逐渐减小 最后，降为零，放电完毕 电容与直流电源相接，电路中有电流流通。两块板会分别获得数量相等的相反电荷，此时电容正在充电，其两端的电位差vc逐渐增大。一旦电容两端电压vc增大至与电源电压V相等时，vc = V，电容充电完毕，电路中再没有电流流动，而电容的充电过程完成。

时间延迟 电容放电 视频：3_13 50KV 1000pF 轴向高压瓷介电容的放电效果

时间延迟 问：如上所示的电阻-电容电路中，电容充放电速度或者说充放电时间与哪些因素有关？ 与电容自身大小有关 与电阻大小有关 所以，除电容自身外，RC和RD的电阻值分别影响电容的充电和放电速度。

时间延迟 电容器上的电压变化 问：如何描述时间延迟？ 电阻值R和电容值C的乘积被称为时间常数τ，这个常数描述电容的充电和放电速度。

时间延迟 充放电时间 充电过程，电压逐渐升高至稳定，电流逐渐减小至零 放电过程，电压逐渐减小至零， 电流逐渐减小至零 Vc 放电过程，电压逐渐减小至零， 电流逐渐减小至零 Vc 充电过程，电压逐渐升高至稳定，电流逐渐减小至零 放电过程，电压逐渐减小至零，电流逐渐减小至零

时间延迟 电容充电 99.3% 1 0.63212 2 0.86466 3 0.95021 4 0.98168 5 0.99326 6 0.99752 7 0.99909 8 0.99966 9 0.99988 10 0.99995 63.2%

时间延迟 电容放电 1 0.36788 2 0.13534 3 0.04979 4 0.01832 5 0.00674 6 0.00248 7 9.11882E-4 8 3.35463E-4 9 1.2341E-4 10 4.53999E-5

时间延迟 电阻-电感电路中的时间延迟可以类推。 因此，从减小信号时间延迟的角度来讲，要最小化寄生电容、寄生电感。

电流的时间反应 电路图 电阻-电感电路 提示：由大到小，还是由小到大，还是不变化？ 问：开关闭合后，电流的变化？ 当 开 关 钮 闭 合 , 电 流 由 零 开 始 提 升。 线 圈 的 自 感 产 生 反 电 动 势 , 与 电 流 的 提 升 对 抗 。 所 以，电 流 要 延 迟 一 些 时 间 才 能 达 至 稳 定 状 态 。 当 电 流 稳 定 后 , 反 电 动 势 变 成 零 电流的时间反应 电路图

电阻-电感电路 电 感 器 上 的 电 压 变 化 提示：由大到小，还是由小到大，还是不变化？

电阻-电感电路 RL电路中，时间常数用

电阻-电感电路 计算电路的时间常数，电阻为4Ω，电感为0.2H 解：

去耦电容 电子封装基片中，去耦电容的基本目的是，当电流改变时，提供大量积累电荷，以保持电压恒定。 它们常常放到电子封装基片的关键点上，以减小开关噪声。 去耦电容器的上述特定功能要求它们的寄生电感必须很小。 遗憾的是，所有电容器都有一些寄生电感，这限制了它们快速分发电荷的能力

寄生电容小结A 交变电场中的电容 寄生电容存在的条件 IBM CPU的截面图 寄生电容的不利影响 电容视为导体，有电流通过 两部分导体、介电质 IBM CPU的截面图 寄生电容的不利影响 串扰、延时（速度）、可靠性、消耗功率

寄生电容小结B 从材料的角度，减小寄生电容的措施 低介电常数的介电质 介电常数的含义 选用低介电常数的介电质 Airgap技术（缺陷） 苯并环丁烯2、二氧化硅3、聚酰亚胺3、FR-4的介电常数4 介电常数的含义 偶极矩/极化 相对介电常数 介电常数与电容

寄生电容小结C 导线密度和寄生电容 寄生电容带来功率损耗 焊线和封装引脚的寄生电容 倒装芯片的寄生电容，为什么小？

寄生电容小结D 电容的时间延迟效应 电容充放电速度或者说充放电时间与哪些因素有关？ RC电路的时间常数 电阻-电容电路中，时间延迟实质上是由电容的充放电所导致的 电容充放电速度或者说充放电时间与哪些因素有关？ 与电容自身大小有关 与电阻大小有关 RC电路的时间常数 电阻值R和电容值C的乘积被称为时间常数τ，这个常数描述电容的充电和放电速度 充放电电压与时间的关系式 充放电时电流变化曲线

寄生电容小结E RL电路中 电压的变化 电流的变化 时间常数 从减小信号时间延迟的角度来讲，要最小化寄生电容、寄生电感。