電子電路佈線與構裝 11月底作業 學號:B09622050 姓名:顏得洋 老師:林君明老師

前言 工程師們依賴精密的設備，例如聚斂離子束系統(focused ion beam)，來幫助他們分析電路的功效。近年電子構裝工業逐漸使用覆晶封裝(Flip-chip)技術，然而覆晶封裝卻使得IC偵錯(debug)工作出現瓶頸。為了解決這個問題，本篇文章討論了解決的方法，整合高解析的光學系統，特殊的化學反應和硬體設施於一台聚斂離子束系統上。

線路修改（Circuit Modification，於晶片上進行線路再連線）雖已被普遍採行應用，但卻仍具挑戰性。雖然電腦模擬已經非常精確，完整評估IC產品的電性功能與運作效能依然必須依賴建構在矽基材上的原型(prototype)。聚斂離子束(FIB)技術可將外部測試技術所無法接觸到的IC成品內部的節點顯露出來以進行評估，（下頁之FIB背景簡介）。一旦評估完成，晶片上的線路佈局多半需作更改，但是製作新的光罩和樣品頗為耗時，往往需歷時數週才能完成。FIB技術避開了這種耗時費錢的缺點，直接用現有的樣品進行再連線，不需要製作新的光罩和樣品，大大地縮短了偵錯的過程，加速新產品上市的時程。 IC構裝技術的快速發展產生了覆晶封裝技術，由於晶片是以倒反的方向進行封裝，表面的線路被埋在矽晶片基質下方數百微米深的地方，形成了極難克服的分析瓶頸(圖一)，經過多年的發展，最近FIB技術已突破此一困境，並有超乎一般預期的表現。

FIB 是英文 Focused Ion Beam的縮寫,依字面翻譯為聚焦離子束 FIB 是英文 Focused Ion Beam的縮寫,依字面翻譯為聚焦離子束.簡單的說就是將Ga(鎵)元素離子化成Ga+, 然後利用電場加速.再利用靜電透鏡(electrostatic)聚焦,將高能量(高速)的Ga+打到指定的點. 基本原理與SEM類似,僅是所使用的粒子不同( e- vs. Ga +),透鏡型式(磁透鏡 vs. 靜電透鏡)位置不同. 註: 並非用Ga+才叫FIB(In, Au.AsPd2......),只是大多數商用FIB都是用Ga,因為-????(整理好在寫). Focused(聚焦): 將離子束聚焦 Ion(離子): Ga ---> Ga+ Beam(束):很多離子往同一路徑(方向)移動

開口腔型封裝 開口腔型封裝最適合於聚焦離子束(FIB)分析和開發過程中依賴於探針測量的半導體元件。為了加速設計工作，並確保轉入量產之前元件的完整性，能夠對晶片直接進行測試是一個非常重要的考量。但是，直到不久前，這些封裝通常還都是陶瓷封裝。這類封裝不僅僅很貴，關鍵是由於封裝中的內部互連與最後封裝中所用的不一樣，導致無法對高速訊號的完整性進行精確評估。但這種現象最近得到了改變，設計中已可利用各種常見形式的開口腔型封裝，這些形式包括QFN/MLP、QFP和SOIC/SSP。這些預鑄的封裝滿足最新的JEDEC外形和接腳跡線標準。透過對其銅接腳進行鍍金滿足軍用標準，故具有穩定的機械性能，並具有與在大量產中所用的全密封封裝非常相近的電性能。典型的封裝尺寸從3x3mm到10x10mm。

晶片級封裝 由於成本相對較低，體積小，性能高等原因，晶片級封裝正日益普及。它能夠為晶片表面提供保護，將PCB和晶片間的應力減到最小，而且容易改變晶片和PCB之間的互連。由於內部互連的距離最短，其高速訊號性能特別好。與傳統的晶片製造、切片和封裝製程不同，晶片的晶片級封裝先對整個晶片進行完全封裝後再進行切片分割，見下圖。 晶片級封裝將矽片的切割放到製程的後端。

晶片疊層封裝 當X-Y平面上的空間非常稀缺時，可以採用疊層封裝。疊層封裝非常高效率地利用母板面積，不僅減少了尺寸和重量，還降低了系統成本。利用MPW方法，再加上疊層封裝，可以使複雜系統的建模快於開發單晶片。因此，採用疊層封裝是在將所有類型的電路移入單一製程過程中驗證設計是否符合系統要求的好方法。例如，設計中的快閃記憶體，數位電路和類比電路可以用不同的晶片製造，然後放置到同一封裝中。這種封裝形式帶來了一定的靈活性，可以將定製晶片與商用現成晶片結合在一起來降低成本。在進行層疊之前要對晶片進行測試，以確保用的都是已知的好晶片(KGD)，因而將浪費減到最小。在實現疊層結構時有三種不同的方案：同尺寸晶片堆疊，金字塔式堆疊，懸吊式交叉堆疊，詳見下圖。

當所用的晶片只有兩片時，最高封裝高度通常為1 當所用的晶片只有兩片時，最高封裝高度通常為1.4mm以內。當電路板的面積特別有限時，可以堆疊3片甚至更多的晶片，但高度會高一些。堆疊封裝最常見的應用是一些可攜式電子設備，像手機、PDA、可攜式相機以及其他消費性無線系統。 金字塔式堆疊 相同尺寸晶片堆疊 懸吊式交叉堆疊

系統級封裝(SIP) 如今系統級封裝日益普及，這不僅是因為其高密度，還有一個原因就是由於被動元件的體積不斷減少，使得加工處理變得越來越困難和昂貴。如今1x0.5mm的陶瓷電容已普遍使用，而耐壓為6.3Vdc、容量為1000pF的電容的尺寸已經降到0.4x0.2mm。然而，對於處理這些微小元件的固定設備來說，要充分利用小型化的優勢並降低其成本是非常困難的。SIP封裝方式透過將多片積體電路，分離半導體元件和眾多的被動元件組合到一個封裝內，在一個模組內構成了一個完整的功能系統，在電路板組裝過程中，該模組就像一個標準的零組件一樣。與採用一個晶片的系統單晶片不一樣，SIP只是將多片電路或多個零組件透過堆疊或佈設整合在一個通常是BGA層板或者QFP接腳的基板上。SIP的性能和體積均優於分離式零組件設計方案。在數位電路設計中，它還能提供比基於系統單晶片的設計更寬的記憶體頻寬，而對於類比和混合電路，由於被動元件和主動零組件的距離非常接近，將寄生電容和有害的接腳電感減到了最小，因而最佳化了高速訊號性能。 SiP有時採用定製封裝，不過更多是標準的封裝，包括BGA、QFP和QFN。 系統級封裝將IC、分離和被動元件整合在一個定製或標準外形的SIP中。

電子構裝又可依與積體電路的遠近，分成幾種不同的層次：第一層次的構裝（First Level Packaging），又稱為晶元層次的構裝（Chip Level Packaging），為積體電路晶片與構裝結構接合形成電子元件（Electronic Module）的製程；圖一所示的塑膠雙列式構裝（Plastic Dual-in-line Package, PDIP），其第一層次的構裝包涵了晶元接著（Die Attach）、打線接合（Wire Bond）與封膠（Encapsulation）等製程。第二層次的構裝（Second Level Packaging），則是指將經第一層次構裝與其它的電子元件組合於電路板上，形成電路卡或電路板；在第二次構裝中，最常見的考量是印刷電路板的製作及元件與電路板的連接技術，如針通孔式技術（Pin Through Hole, PTH）與表面黏著技術（Surface Mount Technology, SMT）。第三層次構裝（Third Level Packaging）與第四層次構裝（Fourth Level Packaging），是指將電路板與電路卡組合，形成次系統與系統產生作用的製程。

從封裝技術看半導體設計技術進展 當製作一款新型的IC時，開始時關注的焦點很自然是設計。隨著次微米製程的普及，在進入投片階段以及隨後的驗證階段後，光罩和晶圓製造成本都大幅增加，於是多專案晶圓(MPW)業務目前正得到普及和成長。然而除非到了最後，人們不會投精力於元件的封裝。這可能是由於一些半導體製造商和MPW供應商都對封裝關注較少的結果，或者說是人們通常將其視作為最後才需要關注的事情。 但事實上，在晶片的製作過程中，無論是用於開發測試，還是用於最終的元件，選擇一款合適的封裝，不僅只是縮短上市時間，還會為用戶帶來切實的利益。封裝的選擇從未像今天這樣重要，如今一些MPW供應商也意識到了在整個晶片開發過程中為晶片開發商提供一個最佳封裝的重要性了。最常見的做法是與知名的封裝專家一同選取。

電子構裝過程中運用的金屬材料 半導體晶片向外的連接，主要有覆晶（Flip Chip）、捲帶式自動接合（Tape Automatic Bonding, TAB）與打線接合（Wire Bond）等三種常見的技術，打線接合是最常被使用的方法，以圖一來看，晶片先以適當的材料，如Au-Si、Au-Sn的共晶（Eutectic）或更常用的填充食的環氧樹脂（Epoxy）黏著劑，將晶片固著於金屬導線架上（Lead Frame）；再以超聲波接合（Ultrasonic Bonding）、熱壓接合（Thermal Compression Bonding）或兩者方法合用，將細金屬線依序與晶片及導線架完成接合。在以覆晶技術接合的製程中，晶片與基材的接合依賴銲料（Solder），如圖二所示。銲料依其使用的製程與系統的其它材質，而有不一樣的成份選擇外，其所使用形態也並非一致，常見的有銲棒（Solder Bar）、銲塊（Solder Ingot）、銲線（Solder Wire）與銲膏（Solder Paste）等，在覆晶技術接合的製程中，晶片上銲點凸塊（Solder Bump）與基材上對應部份的製作最為重要。在這些製程中，金、鉑、鎳、銅、鉻薄層常被鍍在晶片與基材上，來增加黏著性及提高與銲料之間的濕潤性。

電子構裝技術的要角 - 高分子材料 高分子材料可應用電子構裝技術的以下三個層面： 印刷電路板:組合電子元件的印刷電路板，大都採用複合材料積層板，鍍上一層銅箔再經蝕刻程序得到要求的印刷電路板。複合材料是將強化纖維（如玻璃纖維、碳纖維或有機纖維……等）以樹脂（熱固性樹脂或熱塑性樹脂）結合而成的一種結構材料。複合材料不但有優異的機械強度，同時亦有極佳的尺寸安定性。目前印刷電路板材料以採用玻璃纖維最為普遍，因熱固性樹脂在尺寸安定性及耐熱性上較熱塑性樹脂為佳，故樹脂材料以採用熱固性樹脂為主，其中又以採用環氧樹脂最為普遍。應用高剛性的纖維及高耐熱性樹脂作為印刷電路板製作材料，是目前及未來發展的方向。 半導體封裝材料:使用高分子樹脂作為電子元件及晶元（Chip）的封裝材料，因高分子材料與被封裝基材在本質上的差異 導電性接著材料:半導體晶片中電子元件與線路之連接，傳統上以錫銲接為主。

陶瓷構裝材料為多層構裝模組的首選 陶瓷材料同時具有良好的機械性質、介電性質與穩定的物理及化學性質，其介電常數可變化在4至10000之間：熱膨脹係數可以製成與矽或銅接近；更重要的是在燒結後的尺寸精度變化可控制在0.1％之內。陶瓷材料的另一項重要色是以陶瓷構裝的元件，可以達到氣密性的要求，以保護構裝內的電子元件不會受到外在惡劣環境的影響，此點通常是高分子構裝難以達成的。作為構裝的基材，應具有：（1）優異的絕緣性質（2）低介電常數（3）高熱傳導性（4）高強度與韌性（5）加工程中，高尺寸安定性（6）熱傳導係數與被封裝材料接近及（7）合理的價格等條件。在所有條件的綜合考量中，Al2O3是最常被使用的陶瓷基板材料。陶瓷構裝料因具有高熱傳導特性，與更重要的加工製程間尺寸的安定性與高可靠度，使得陶瓷材料成為多晶片多層構裝模組的主要選擇。

電子構裝材料與理工人的專業加持 對電子構裝的過程中所需材料有基礎的瞭解後，不難發現在整個電子構裝的多層次構裝上對於材料選擇及構裝程序的環境控制有其決定性的影響，所涉及的內容，為材料工程、化學工程學程所研究的課題之一。在材料的選擇作最適化的選擇後，其填入封裝材料（環氧樹脂）時，如何使環氧樹脂，完全充填整個電子元件？以輸送現象或流體力學的觀念，配合工程數學、數值分析及程式語言，即可對此一課題加以檢視；由連續方程式、動量守恆方程式、能量方程式及環氧樹脂的特性參數，模擬出構裝程序中環氧樹脂流動的情形，及是否有空隙產生於內部的結果：

在模擬分析時，將單一電子封裝元件的上下層分別以一平面來假設 兩平面間用一connector來連接，根據此模型，其幾何形狀如圖三、圖四所示。 整個模擬對於電子封裝元件在填料過程的流動、填料在硬化前後的差異性，得到較佳的操作條件，及提供製程上應避免或注意的操作，包括了操作環境的維持、填料用樹脂的物理化學上的特性參數配合。提昇電子封裝程序上的操作技術及減少封裝元件成品的損失。

總結 科技新知始終來自專業學科 從上述中，可以深切地體會到先進的技術，其實也仰賴基礎的專業學科，再進而向外延伸。理工首先必須明瞭專業學科的理論並建立正確的理論觀念，再配合理工人所必備的計算工具 - 工程數學，假數值分析方法，將製造程序上的輸送現象、物料的特性參數引入，即可建立出簡單的最適化製程分析。所以新技術的誕生與工程領域的專業學識有密切的相關性。 如今，某些MPW業務供應商還提供比裸晶片多得多的服務。包括MOSIS在內的一些供應商，能夠提供加值服務，幫助實現成功的晶片或者系統級封裝。由於富有經驗的MPW供應商具有數以千計的成功設計經驗，其經驗不僅僅能夠用來降低成本，還能夠透過合適的封裝選擇，來最佳化性能和用戶的特定需求，來實現元件的競爭優勢。從這個角度說，半導體設計僅僅是剛起步！ 輸送現象包含了動量傳遞、熱量傳遞、質量傳遞三大基礎分析，所遭遇到的不僅是方程式的建立，並包含其偏微分方程式在特定的邊界條件上，予以求解之。故結合工程數學上求解偏微分方程式的技巧；另外，因應某些特殊的方程式組，無法直接求得其解析解的同時，以數值方法的技巧，可以巧妙地找到其數值解。 在此雖然只能作概略性的描述，但相信足夠建立基本的觀念，或許在不久的將來，身為理工人的你就能接觸到這些學科上應用的技巧，於未來開創出新的科技製程技術。一句耳熟能詳的廣告詞：「科技始終來自於人性」，讓我們為未來的生活一同努力吧！