Logic Gate Operation and Specifications

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PWM (Pulse width modulation)驅動:脈波寬度調變就是依照控制訊號的大小,調整脈波串列寬度,控制電壓值愈大,脈波寬度就愈寬,利用正弦波做為脈寬調變電路的控制電壓,其頻率為需要的輸出頻率,以脈波控制電晶體ON-OFF動作,以調節馬達線圈電流。 脈波寬度調變技術如圖10-28所示,圖10-28(a)所示為使用電晶體的單相眽寬調變變頻電路,電路中T1、T2島通狀態由兩個比較器控制,如圖10-28(b)所示。
《数字电子技术基础》(第五版)教学课件 清华大学 阎石 王红
數位邏輯與電子學 陳鍾誠 2005年5月16日.
二、相關知識. 二、相關知識 構成積體電路內部的主動元件,可分成兩大類,一為雙載子型(bipolar),另一則為單載子型(unipolar)。所謂雙載子型即是主動元件內部信號(電流)的傳遞是以電子(electron)及電洞(hole)這兩種當作載子(carrier)來傳送,電晶體(BJT)就是此種元件。而單載子就是傳送信號僅有一種載子,可為電子,也可為電洞。
第 7 章 正反器 7-1 RS 閂鎖器 7-2 RS 型正反器 7-3 D 型正反器 7-4 JK 正反器 7-5 T 型正反器
數位邏輯設計-邏輯閘 以LabView實作驗證理論
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开关电源常规测试项目 目录 1、功率因素和效率测试 2、平均效率测试 3、输入电流测试 4、浪涌电流测试 5、电压调整率测试
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第 1 章 數位與類比 1.1 數量的表示法 1.2 數位系統和類比系統 1.3 數位與類比系統的比較 1.4 邏輯準位
通用儀器二: 直流電源供應器 power Supply
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數位邏輯與實習 Week 4 曾建勳.
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實習十五 積體電路穩壓器 穩壓器的基本分類 線性穩壓器(Linear Regulator)
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韋斯登電橋 Wheatstone Bridge ATS電子部製作.
邏輯設計 老師:羅峻旗 助教:楊斯竣.
單元 樞密特觸發電路 單元總結.
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電子學實驗—共集極放大電路 通訊二甲 B 楊穎穆.
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單元3-2-1 濾波電路 單元總結.
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基本電學I 第一章 電的基本概念 1-1 電的本性 1-2 單位 1-3 能量 1-4 電荷 1-5 電流 1-6 電壓 1-7 功率
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電子學II-電晶體認識與V-I特性曲線 電晶體之認識與V-I特性曲線之測量 說明一 電晶體的認識
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一、 OP-Amp 放大器原理 反相放大電路 圖一.
第3章二極體的應用電路 3-1 整流電路 3-2 整流濾波電路 3-3倍壓電路 3-4截波電路 3-5箝位電路 學習目標
班 級: 通訊三甲 學 號: B 學 生: 楊 穎 穆 老 師: 田 慶 誠
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Logic Gate Operation and Specifications Chapter 2 Logic Gate Operation and Specifications 邏輯閘運算與規格

學習目的 能描述邏輯閘之運算,建構真值表,繪製時序圖 畫出IC外部連結以建構邏輯功能。 使用logic pulser和logic probe,作問題解決。 產生特殊波形。 基本邏輯閘的布爾方程式和真值表之比較。 Exclusive-OR和exclusive-NOR閘之運算和使用,建構其真值表和繪製時序圖。 決定輸出電壓對電流比 解釋gate loading, fan-out, noise margin, time parameters。 討論TTL,CMOS之差異和適當使用。 描述TTL和CMOS之介面的技術和推理。

導論 邏輯閘(logic gate)是數位電子迴路的建構基塊。有7種基本邏輯閘:AND,OR,NAND,NOR,INVERT,exclusive-OR,exclusive-NOR。 IC邏輯閘(integrated circuit logic gates,SSI,small-scale integration) 組合邏輯迴路(combinational logic circuit,MSI,medium-scale integration) 微處理系統(microprocessor systems,large-scale integration and very-large-scale integration,LSI and VLSI) 三種常用數位IC邏輯家族:TTL,CMOS,和ECL(emitter-coupled logic)。 不同型態依據不同速度,消耗功率,溫度範圍,電壓,電流而使用,要參照製造商的資料手冊。

2-1及閘 AND gate 當輸入都是high(+5 V),輸出才是high。串連的開關或電晶體。 布林方程式X=A.B

2-1及閘 AND gate

2-1及閘 AND gate

2-2 或閘 OR gate 當輸入都是low(0 V),輸出才是low。併聯的開關或電晶體。 布林方程式X=A+B+…。

2-2 或閘 OR gate

2-2 或閘 OR gate-3 input

2-3時序分析timing analysis 使用時序圖(timing diagram) 水平軸為時間,縱軸為輸入和輸出的電壓波形。可用儀器示波器(oscilloscope)及邏輯分析儀(logic analyzer)顯示voltage-versus-time diagram。

例題 2-1

例題 2-2

例題 2-3

2-4 積體電路邏輯閘 將邏輯閘作在IC。 Quad 2-input AND gate: 7408, 74HC08 Triple 3-input AND gate: 7411, 74HC11 Dual 4-input AND gate: 7421, 74HC21 Quad 2-input OR gate: 7432, 74HC32

2-4 積體電路邏輯閘 Triple 3-input AND gate: 7411, 74HC11 Dual 4-input AND gate: 7421, 74HC21 Quad 2-input OR gate: 7432, 74HC32

2-5 解決困難(troubleshooting) 數位電子電路偵錯重點在偵察輸入或輸出端點的開或短路;使用儀器,邏輯探針(logic probe),high時燈亮,low時燈滅,floating時燈暗。邏輯脈衝器(logic pulser),送出脈衝信號。

例題 2-4 一腳位高電位,另一個腳位輸入脈衝測試。再交換測試,若脈衝器和探針都顯示同步的信號表示OK。 此法逐一測試各個閘。

例題 2-5 其他腳位高電位,逐個腳位輸入脈衝測試。 脈衝器和探針顯示同步的信號表示OK。

例題 2-6 其他腳位低電位,逐個腳位輸入脈衝測試。 脈衝器和探針顯示同步的信號表示OK。

2-6 反向器(inverter) 輸入和輸出相反(互補,complement)。X=~A。

2-7非及閘NAND gate 全部輸入為high時,輸出才是low,X=~(A.B)。

2-7非及閘NAND gate 全部輸入為high時,輸出才是low,X=~(A.B)。

2-7非及閘NAND gate 全部輸入為high時, 輸出才是low,X=~(A.B)。

例題 2-7

例題 2-8

2-8 非或閘NOR gate 全部輸入為low時,輸出才是high,X=~(A+B)。

例題 2-9

例題 2-10

2-9 互斥或閘 Ex-OR 輸入為互斥時,輸出才是high,X=(~A).B + A.(~B)。

2-9 互斥或閘 Ex-OR 輸入為互斥時,輸出才是high,X=(~A).B + A.(~B)。

互斥非或閘 Ex-NOR 輸入為相同時,輸出才是high,X= A.B + (~A).(~B)。

互斥非或閘 Ex-NOR 輸入為相同時,輸出才是high,X= A.B + (~A).(~B)。

*2-11邏輯閘波形產生器 使用基本閘,時鐘震盪器,重複波形產生器,可以製造特殊波形。通用的重複波形產生器為Johnson shift counter。P. 38, fig.2-41。

2-11 用不同信號及邏輯閘組合產生所需的波形 用及閘和Johnson shift counter產生時間2-5秒高準位(high level)信號

例題 2-11 用John counter及AND產生在4-5ms為高電位的波形

例題 2-12 用John counter及AND產生在Cp 4為高電位的波形

例題 2-13 畫出下圖的輸出波形

例題 2-14 畫出下圖的輸出波形

例題 2-15 畫出下圖的輸出波形

例題 2-16 畫出下圖的XYZ輸出波形

2-12 摘要

2-12 摘要

2-12 摘要

2-12 摘要

2-12 摘要

*2-13邏輯閘IC家族 標準化編號:F fast快速 字首製造商:S:Signetics。DM:National semiconductor。SN: Texas Instrument。 字尾包裝型態: N:DIP(plastic dual-in-line package)。W:ceramic flatpack。 D:surface-mounted SO plastic package。 7400 two-input NAND gate:p. 44 兩個negative clamping diodes:防護短期負輸入電壓。 輸入電晶體Q1為多射極電晶體(multiemitter transistor)。 Q2提供控制及電流升壓(current boosting)到圖騰極(totem pole)輸出階段。 Q3和Q4的開(短)路是相反的,Q3短路則輸出電位為high,斷路時為low。

*2-13 邏輯閘IC家族 標準化編號:F fast快速 字首製造商:S:Signetics。DM:National semiconductor。SN: Texas Instrument。 字尾包裝型態: N:DIP(plastic dual-in-line package)。W:ceramic flatpack。 D:suface-mounted SO plastic package。

7400 two-input NAND gate 兩個negative clamping diodes:防護短期負輸入電壓。 輸入電晶體Q1為多射極電晶體(multiemitter transistor),作用為AND。 Q2提供控制及電流升壓(current boosting)到圖騰極(totem pole)輸出階段。 Q2、Q3和Q4整體為反相作用。Q3為通路而Q4斷路時,則輸出電位為high,其他則為low。

Q2提供控制及電流升壓(current boosting)到圖騰極(totem pole)輸出階段。 Q3和Q4的狀態:Q2、Q3和Q4整體為反相作用。Q3為通路而Q4斷路時,則輸出電位為high,其他則為low。

*2-13 邏輯閘IC家族 散開(fan-out):指不超過電流等級時,連接到單一輸出同家族的閘數量。等於I-OH/I-IH。 Source current I-OH:高電位時,輸出電流之容量(負號表示離開)。 I-IH:高電位時,輸入電流之容量。 通常Fan-out在高電位相同於低電位,若不是,選較小者。 Sink current I-OL:低電位時,流入輸出端進入地面之電流之容量。 高電位輸出時,反向洩漏電流(reverse leakage current)和射極箭頭方向相反。P. 46。

Source current I-OH:高電位時,輸出電流之容量(負號表示離開)。 I-IH:高電位時,輸入電流之容量。 通常Fan-out在高電位相同於低電位,若不是,選較小者。

Sink current I-OL:低電位時,流入輸出端進入地面之電流之容量。

高電位輸出時,反向洩漏電流(reverse leakage current)和射極箭頭方向相反。 P. 46。

I/O 電流和fan-out的摘要 1. 標準TTL閘(如74XX)的最大輸入電流為(負號是離 開)

低電位輸出時:在圖騰極的Q4為飽和(saturated,ON),Q3為切斷(cut off, OFF),輸出電位V-OL是Q4電壓,有典型值0.2V和最大值0.4V。 高電位輸出時:Q4為切斷,Q3為飽和,輸出電位V-OH是Vcc減去電阻電壓再減去集極─射極電壓,有典型值3.4V和最小值2.4V。 高電位V-IH的電壓是2.0V到5.0V。低電位V-IL是0.8V到0.V。

噪音邊緣(noise margin) V-IL(0.8V)減去V-OL(0.4V)等於0.4V。以及V-OH(2.4V)減去V-IH(2.0V)等於0.4V。表2-12。

例題 2-17 (a) 求 和 。 Gate 3輸出是low,用典型的 , 而gate 4,5,6的電流 ,所以類似圖2-58(a) 。

例題 2-17 (b) 求 , 和 。 100Ω電阻接地產生低電位輸入,流過的 典型為 ,使得 ,這個是低電位(最大為0.8V)所以及閘輸出是LOW; 值為0.2V(典型)。及閘要從1kΩ電阻吸入的電流為 這個數字小於許可的最大值 ,故而及閘不會燒掉。

例題 2-17 (c) 求 , 和 。 進入或閘的電流 ,因此電壓為 或閘的輸出為高電位使得 為3.4V (圖2-56)。而電流為 進入或閘的電流 ,因此電壓為 或閘的輸出為高電位使得 為3.4V (圖2-56)。而電流為 這個數字小於許可的最大值 (見54頁),故而或閘不會燒掉。

脈衝時間參數(pulse-time parameters):脈衝不是完美方波。 Rise time, tr:10%到90%所需時間 Fall time,tf:90%到10%所需時間

脈衝時間參數(pulse-time parameters):脈衝不是完美方波。 Propagation delay,tPLH,tPHL:上升或下降,輸入到輸出之傳播時間。

例題 2-18 從TTL資料手冊得知7402NOR的tPLH=22ns及tPHL=15ns ,繪製輸入輸出脈衝圖。

(open-collector outputs) 從圖2-56去除Q3,輸出端為Q4的開放集極(open-collector,OC),於是只能sink電流無法供給電流。Q4為ON時,輸出為LOW,Q4為OFF時輸出為float,可加5V電源及提升電阻(pull-up resistor),使之為High(如下頁)。 開放集極輸出 (open-collector outputs)

(open-collector outputs) 開放集極輸出 (open-collector outputs) 從圖2-56去除Q3,輸出端為Q4的開放集極(open-collector,OC),於是只能sink電流無法供給電流。Q4為ON時,輸出為LOW,Q4為OFF時輸出為float,可加5V電源及提升電阻(pull-up resistor),使之為High。

改進TTL 減少內電阻,可以減少RC時間(傳播延遲,propagation delay),但是功率損耗增加,74HXX系列,速度─功率乘積(speed-power product,S-P)不變。74LXX系列,內電阻增加,功率減少,但是傳播延遲增加。此二種已經被Schottky TTL和CMOS取代。 標準TTL的速度限制來自基極區域的電容電荷(飽和和儲存)。Schottky TTL加上Schottky diode來克服問題延遲減少4倍而功率只增加兩倍,74SXX系,S-P減半。 Low-power Schottky(LS),74LSXX,S─P是74SXX的1/3。 Advanced Low-Power Schottky (ALS),74ALSXX取代74XX和74SXX,但是並未有所有的功能。 Fast(F):74FXX系列,氧化隔離(oxide isolation),設備尺寸減少,傳播延遲減少。

2-14 CMOS家族 TTL家族用雙極電晶體(bipolar transistor,NPN和PNP)。CMOS用電晶體的互補對(N和P形式),MOSFETs(金屬氧化半導體場效應電晶體),勝過TTL之處在於輸入MOSFET是和其他隔離,因而有高的輸入阻抗(input impedance)。 N-channel MOSFET類似NPN雙極電晶體,正電壓加到基極(MOSFET的閘極),電流才通過。閘材料和P次層(substrate)之間的二氧化矽防止閘電流,於是有高阻抗和低功率損耗。 MOSFET正常是OFF,因為P材料中沒有負攜帶者(native carriers)以產生電流。若相對於次層的正電壓加到閘極,傳統電流(conventional current)會從drain流到source,電壓誘發跨過二氧化矽層的電子場,排斥P材料中的正電荷,使得P材料的左側形成負電荷管道,使得電子從source到drain(和傳統電流相反)。這個管道稱為N-channel因為他含有negative carriers。P-channel完全相反。 MOSFETs如同雙極電晶體般的ON/OFF開關。

2-14 CMOS家族 IC的CMOS家族幾乎和TTL家族同樣可取得,還加上TTL所無的特殊目的。 40H00系列:比4000系列快,仍比LSTTL慢。 74C00系列:pin相容於TTL家族,低功率但慢多了。 74HC00和74HCT00系列:高速CMOS(74HC00),高速CMOS,TTL相容(74HC00)。和LSTTL同速,但低功率,pin相容於TTL家族。ACL(advanced CMOS logic)和FACT(Fairchild advanced CMOS Technology)為其改進版本。 74-BiCMOS系列:結合雙極和CMOS電晶體的最佳特色。低功率高速度。

2-14 CMOS家族 74-Low Voltage系列:用3.3V。字首意義:LV(low-voltage HCMOS)。LVC(low-voltage CMOS)。LVT(low-voltage technology)。ALVC(advanced low-voltage CMOS)。HLL(high-speed low-power low-voltage)。 74HC 74AHCT系列:74HC和74HCT的加強。低功率消耗和高速。 兩種新packages single-gate logic: 較少pin,面積小,IC上只有單一閘。 Widebus:octal IC的延伸。 射極耦合邏輯(emitter-coupled logic,ECL):極高速度。

*2-15邏輯家族介面 選擇考慮:速度,功率消耗,可取得性,功能型態,干擾隔離,操作頻率,輸出─推動能耐及介面。TTL和CMOS的介面要考慮電壓和電流互相匹配。 TTLCMOS電壓的匹配在low-level沒問題,但在high-level則不行要加pull-up電阻提升電壓到5V附近。見圖2-71,72,p. 61。 CMOSTTL電壓的匹配沒問題。但電流在low-level則不行,見圖2-73。要用特別的4050 buffer和4090 inverting buffer如圖2-74。

TTLCMOS電壓的匹配在low-level沒問題,但在high-level則不行要加pull-up電阻提升電壓到5V附近。見圖2-71,72。

TTLCMOS電壓的匹配在low-level沒問題,但在high-level則不行要加pull-up電阻提升電壓到5V附近。見圖2-71,72,p. 61

CMOSTTL電壓的匹配沒問題。但電流在low-level則不行,見圖2-73。要用特別的4050 buffer和4090 inverting buffer如圖2-74。

CMOSTTL電壓的匹配沒問題。但電流在low-level則不行,見圖2-73。要用特別的4050 buffer和4090 inverting buffer如圖2-74。