實 驗 及 單 元 電 路 分 析 （五）N 倍 頻 電 路
一、實驗目的 實驗五 1.利用 PLL 及除頻器，產生一個 N 倍於輸入信號頻率的信 號，藉以瞭解 PLL 的簡單應用及頻率合成器 (frequency synthesizer) 的觀念。 5-1
二、原理說明 實驗五 1.頻率合成器是利用一個訊號源 ( 通常為晶體振盪器 ) 的頻 率為基準來產生許多不同頻率的輸出，其成本比直接使用 許多不同頻率的訊號源來得低，而且即使訊號源之頻率稍 有偏移也不會影響到各輸出頻率之間的關係。因此，頻率 合成器已被普遍地被應用在通訊收發機中。 5-1
實驗五 2.在頻率合成器中，只用除頻器並不足以產生適當的頻率， 必須配合 N 倍頻電路才能產生更多樣的輸出頻率。例如以 10 MHz 之參考頻率，若只用除頻器是無法獲得 3 MHz , 4 MHz , 6 MHz , 7 MHz , 8 MHz , 9 MHz 等頻率的[ 參考圖 5-1(a)]，然而若搭配 N 倍頻電路，則要產生上述頻率並不 困難 [ 參考圖 5-1(b)]。 5-2
實驗五 圖 5-1 有無使用倍頻電路之比較 5-2
實驗五 3. N 倍頻電路之系統方塊如圖 5-2 所示，和圖 4-1 之 PLL 系 統圖比較可看出它只是在原鎖相迴路內串接了一個頻率除 N 的除頻器而己。若將 VCO 和除 N 電路合併看成一個新 的VCO’( 如圖 5-2 灰色部分所示 )，則整個系統結構和圖 4-1 完全相同，也就是 N 倍頻電路基本上仍是個鎖相迴路 。當鎖住時，VCO’的輸出頻率fo’會等於輸入頻率fi，又 fo’=fo/N( 註：除頻器特性 )，所以fi=fo/N，亦即fo=Nfi， 輸出頻率fo是輸入頻率的N倍。 5-2
實驗五 圖 5-2 N 倍頻電路系統結構 5-2
實驗五 4.使用 N 倍頻電路必須注意fo’=fo/N，它代表fo’的範圍只有 VCO 頻率fo範圍的1/N ( 參考圖 5-3)，所以 N 越大時，所 能鎖住的fi範圍越小，亦即越不容易鎖住。因此在設計時 應儘量讓fc/N接近fi，亦即自由振盪頻率fc應設計在Nfi附 近。 圖 5-3 N 倍頻電路中 與 之範圍 5-3
三、電路說明 實驗五 1.本實驗之電路如圖 5-4 所示，它是使用實驗四所完成的鎖 相迴路單元電路，在 VCO out 之後串接除頻電路然後再回 授至相位比較器之 P.C.in 端。 2.除頻電路是由 J-K 正反器所構成之漣波計數器 (ripple counter)，它可提供除 2 及除 4 兩種輸出。由於 VCO 輸出 為 0 V、12 V 的方波，為使信號相容，所以 J-K 正反器採 用 CMOS IC 並使用 0 V、+12 V 之電源。 5-3
實驗五 圖 5-4 N 倍頻實驗電路 5-4