田静、刘树彬、安琪 核探测与核电子学国家重点实验室 中国科学技术大学 2015.07.23 气体探测器 基于SRS结构的MPGD读出电子学设计 田静、刘树彬、安琪 核探测与核电子学国家重点实验室 中国科学技术大学 2015.07.23

主要内容 背景介绍 基于SRS结构的MPGD读出电子学设计 总结 气体探测器读出电子学特点 SRS系统 前端板设计 Adapter设计 通用FEC设计 总结 核探测与核电子学国家重点实验室

主要内容 背景介绍 基于SRS结构的MPGD读出电子学设计 总结 气体探测器读出电子学特点 SRS系统 前端板设计 Adapter设计 通用FEC设计 总结 核探测与核电子学国家重点实验室

背景介绍———MPGD MPGD(微结构气体探测器)： Micromegas MPGD被应用于大型实验中： ALICE CMS GEM … … MPGD被应用于大型实验中： ALICE CMS 20世纪70年代以来，微结构气体探测器（MPGD)成为国际气体探测器研究的热点，其中GEM,Micromrgas气体探测器被广泛用于高能物理，核探测等多个领域，如ALICE,LHCb，ALIAS,CMS等大型实验。由于其读出通道数达10^3到10^4量级，就需要一个可扩展的，灵活的读出结构。SRS（Scalable Readout System）读出电子学系统是由CERN的RD51小组设计的，该设计将探测器的数据采集系统分成三块，靠近探测器的前端板FEB、进行数据采样的适配板adapt board以及后端的基于FPGA的采集卡Front-End Card(FEC)。该设计中，一方面可以通过自由的更换不同的前端板和适配板从而满足不同的探测器测量要求，大大增大设计的可拓展性。另一方面，通过组合多块FEC采集卡完成大数量通道的探测器测量。 本报告主要介绍SRS系统框架设计以及基于VA140，APV25的MPGD读出电子学设计。 核探测与核电子学国家重点实验室

背景介绍———MPGD MPGD读出电子学特点 需要选择合适的读出电子学框架结构 高计数率 高密度读出 集成度高 动态范围随探测器增益变化 20世纪70年代以来，微结构气体探测器（MPGD)成为国际气体探测器研究的热点，其中GEM,Micromrgas气体探测器被广泛用于高能物理，核探测等多个领域，如ALICE,LHCb，ATLAS,CMS等大型实验。由于其读出通道数达10^3到10^4量级，就需要一个可扩展的，灵活的读出结构。SRS（Scalable Readout System）读出电子学系统是由CERN的RD51小组设计的，该设计将探测器的数据采集系统分成三块，靠近探测器的前端板FEB、进行数据采样的适配板adapt board以及后端的基于FPGA的采集卡Front-End Card(FEC)。该设计中，一方面可以通过自由的更换不同的前端板和适配板从而满足不同的探测器测量要求，大大增大设计的可拓展性。另一方面，通过组合多块FEC采集卡完成大数量通道的探测器测量。 本报告主要介绍SRS系统框架设计以及基于VA140，APV25的MPGD读出电子学设计。 利用大型强子对撞机(LHC)进行的6项实验: 两项大规模实验——ATLAS(超环面仪器实验的英文缩写，以下简称ATLAS)和CMS(紧凑渺子线圈实验的英文缩写，以下简称CMS) ——均建立在多用途探测器基础之上，用于分析在加速器中撞击时产生的数量庞大的粒子。两项实验的研究规模和研究层面均达到前所未有的程度。使用两个单独设计的探测器是交叉确认任何新发现的关键所在。 　　两项中型实验——ALICE(大型离子对撞机实验的英文缩写，以下简称ALICE)和 LHCb(LHC底夸克实验的英文缩写，以下简称LHCb)——利用特殊的探测器，分析与特殊现象有关的撞击。 　　另外两项实验——TOTEM(全截面弹性散射侦测器实验的英文缩写，以下简称TOTEM)和LHCf(LHC前行粒子实验的英文缩写，以下简称LHCf)——的规模就要小得多。它们的焦点集中在“前行粒子”(质子或者重离子)身上。在粒子束发生碰撞时，这些粒子只是擦肩而过，而不是正面相撞。 　　ATLAS、CMS、ALICE和LHCb探测器安装在4个地下巨洞，分布在大型强子对撞机周围。TOTEM实验用到的探测器位于CMS探测器附近，LHCf实验用到的探测器则位于ATLAS探测器附近。 核探测与核电子学国家重点实验室

背景介绍——电子学框架结构 MPD（Multi Purpose Digitizer） 组成部分： 结构简单 应用单一 不适合扩展使用 FEC:对探测器信号经行预处理 MPD:基于FPGA和ADC采样的采集卡 结构简单 应用单一 不适合扩展使用 MPD MPD框架结构由意大利的国家核物理研究所（INFN）设计的 组成部分：ASIC FEC + MPD 1,对探测器信号经行预处理的 FE ASIC。 2,基于FPGA和ADC采样的采集卡MPD MPD结构简单，方便实验室研究使用。MPD板上的ADC等都是固定的，不可以更换成其他型号。所以它是专用于某一种特定的探测器，应用比较 单一，不适合扩展使用 核探测与核电子学国家重点实验室

背景介绍——电子学框架结构 SRS(Scalable Readout System) 组成部分： 可扩展性和灵活性 FEB:基于ASIC Adapter:基于ADC FEC:基于FPGA SRU 可扩展性和灵活性 针对不同探测器的需求，设计不同的FEB和Adapter SRS框架结构由CERN的RD51小组设计，组成部分：FE ASIC + Adapter + FEC + SRU 1,对探测器信号经行预处理的 FE ASIC 2,对预处理后的信号进行ADC采样的Adapter 3,基于FPGA的数据采集卡FEC 4,大型系统中采用SRU连接多块FEC板（最多40块FEC）实现大通道数据读出 5，为满足不同探测器的需求，可以设计不同FE 和 Adapter进行更换，大大增大了该方案的可扩展性和灵活性。 DTCC:data trigger clock control 核探测与核电子学国家重点实验室

背景介绍——SRS 小系统： 2 FEB +1 Adapter+1 FEC+ 1Computer 核探测与核电子学国家重点实验室

背景介绍——SRS 大系统： 多个 FEB +多个 Adapter+多个FEC+ SRU+1Computer 核探测与核电子学国家重点实验室

背景介绍——SRS FEB靠近探测器 Adapter板和FEC板：6U、Euro-card 标准板卡 安装在满足欧标机箱中 核探测与核电子学国家重点实验室

背景介绍——SRS 系统组装方式 采用Schroff公司的机箱 长19英寸，高6U，深220mm 19个插槽 核探测与核电子学国家重点实验室

主要内容 背景介绍 基于SRS结构的MPGD读出电子学设计 总结 前端板设计 Adapter设计 通用FEC设计 基于VA140的FEB设计 基于APV25的FEB设计 Adapter设计 基于VA140的Adapter设计 基于APV25的Adapter设计 通用FEC设计 总结 核探测与核电子学国家重点实验室

主要内容 背景介绍 基于SRS结构的MPGD读出电子学设计 总结 前端板设计 Adapter设计 通用FEC设计 基于VA140的FEB设计 基于APV25的FEB设计 Adapter设计 基于VA140的Adapter设计 基于APV25的Adapter设计 通用FEC设计 总结 核探测与核电子学国家重点实验室

VA140 Micromegas读出电子学特点： 动态范围百fC 量级 低噪声 低功耗 高集成度 核探测与核电子学国家重点实验室

VA140 达峰时间：6.5us 动态范围：-200 – 0fC 噪声：ENC<784e(0.125fc) 并行输入 预放大 慢成形 峰保持 串行输出 核探测与核电子学国家重点实验室

VA140 VA140串行输出： 由Ckb（fmax = 10MHz）和shift_in_b信号共同作用 VA140可级联: VA140在峰保持HOLDB信号的作用下保持住峰值 Read-out timing of VA140 VA140串行输出： 由Ckb（fmax = 10MHz）和shift_in_b信号共同作用 VA140可级联: 当前VA140的shift_out_b信号可以作为下一片VA140的shift_in_b 1.被测电荷信号进来后约6.5us后达到峰值，FPGA发出控制信号HOLDB，HOLDB信号使VA140保持住峰值。 2. 64路的模拟电压值在hold信号的指示下保持在对应的电容上，最终在Shift_i_b和Ckb时钟的作用下串行输出（读出时钟Ckb小于10MHz），如图21所示。Shift_i_b和Ckb信号作用于VA140芯片的64位移位寄存器，按顺序选通64个通道，一次只能读出一个通道的数据。 应该注意的是，为了保证输出的模拟信号上升沿达到要求。输出端不可以接太大的电容电阻负载。 核探测与核电子学国家重点实验室

FEB——VA140 主要组成：VA140芯片 连接器 信号交流耦合输入 差分电流信号输出 核探测与核电子学国家重点实验室

主要内容 背景介绍 基于SRS结构的MPGD读出电子学设计 总结 前端板设计 Adapter设计 通用FEC设计 基于VA140的FEB设计 基于APV25的FEB设计 Adapter设计 基于VA140的Adapter设计 基于APV25的Adapter设计 通用FEC设计 总结 核探测与核电子学国家重点实验室

APV25 高集成度的ASIC芯片 GEM探测器读出电子学的特点 高密度读出 高计数率设计 小幅度信号的处理：低噪声放大器的设计 核探测与核电子学国家重点实验室

APV25 APV25 是CERN设计的读出电子学芯片 0.25um CMOS工艺 高集成度、体积小、通道多 50ns成形时间 128个通道 存储深度为192 低噪声、低功耗 反粒子堆积 单通道结构原理图 核探测与核电子学国家重点实验室

FEB——APV25 主要组成：APV25 + 连接器 连接器 信号交流耦合输入 差分电流信号输出 核探测与核电子学国家重点实验室

主要内容 背景介绍 基于SRS结构的MPGD读出电子学设计 总结 通用FEC设计 前端板设计 Adapter设计 基于VA140的FEB设计 基于APV25的FEB设计 Adapter设计 基于VA140的Adapter设计 基于APV25的Adapter设计 通用FEC设计 总结 核探测与核电子学国家重点实验室

主要内容 背景介绍 基于SRS结构的MPGD读出电子学设计 总结 通用FEC设计 前端板设计 Adapter设计 基于VA140的FEB设计 基于APV25的FEB设计 Adapter设计 基于VA140的Adapter设计 基于APV25的Adapter设计 通用FEC设计 总结 核探测与核电子学国家重点实验室

Adapter——VA140 HDMI接收到的差分电流信号 通道数：8*2 1.经过电阻网络转化成差分电压信号 2.经过差分放大后传给ADC 3.ADC进行采样后传给FEC板进行处理 通道数：8*2 核探测与核电子学国家重点实验室

Adapter——VA140 VA140输出信号特点： 1.动态范围在0 到 +/-72fC时，其非线性 >2%(1.44fC), 为200fC的7‰ 2.当Cd为100pF时，VA140的噪声为784e(0.125fC)。 3.读出Ckb的最大值为10MHz ADC AD7356 采样率 5M 通道数 2 封装 16-lead TSSOP 功耗 36mW 单端输入范围 0 到 2.048V 精度 12位 带宽 110M .(VA140实际上很难实现这么快的读出速度，计划采用5MHz) 核探测与核电子学国家重点实验室

主要内容 背景介绍 基于SRS结构的MPGD读出电子学设计 总结 通用FEC设计 前端板设计 Adapter设计 基于VA140的FEB设计 基于APV25的FEB设计 Adapter设计 基于VA140的Adapter设计 基于APV25的Adapter设计 通用FEC设计 总结 核探测与核电子学国家重点实验室

Adapter——APV25 HDMI接收到的差分电流信号 通道数：8 1.经过跨接电阻转化成差分电压信号 2.经过差分放大后传给ADC 3.ADC进行采样后传给FEC板进行处理 4.APV控制信号经Buffer传给前端FEB板 通道数：8 核探测与核电子学国家重点实验室

Adapter——APV25 1.APV out: -4mA to +4mA 1mA/MIP 1MIP=25000e 输入电压范围 2Vp-p 功耗/每通道 60mW (80Msps) 精度 12Bit 通道数 8 带宽 650MHz 采样率 40/80Msps 封装 LFCSP SNR 71.5dBFS SFDR 92dBc 2.Noise :peak mode:(270+38/pf)e deconvolution: (430+61/pf)e If Cin=2pf，noise=346e 3.Noise/APV out=346/(25000*8) =0.00173 ENOB>9 Bit 核探测与核电子学国家重点实验室

主要内容 背景介绍 基于SRS结构的MPGD读出电子学设计 总结 通用FEC设计 前端板设计 Adapter设计 基于VA140的FEB设计 基于APV25的FEB设计 Adapter设计 基于VA140的Adapter设计 基于APV25的Adapter设计 通用FEC设计 总结 核探测与核电子学国家重点实验室

FEC FEC需要控制前端FEB与Adapter和实现数据传输 数据缓存：DDR3,FIF0 软核处理器：Microblaze 前端接口（ADC接口）：PCIe 数据缓存：DDR3,FIF0 软核处理器：Microblaze 数据传输：SFP(GTX),PHY(MAC) 配置芯片：FLASH 时钟系统： 125M时钟晶振：FPGA，PHY,GTX 40M晶振:FPGA主时钟，Adapter 1.Flash配置FPGA 2.DDR3实现内存功能 3.片外FIFO实现数据缓存 4.Microblaze软核为核心处理器 5.FPGA内的MAC实现数据链路层 功能，配合片外物理层芯片实现以 太网传输 6.FPGA内GTX模块实现光纤以太 网数据传输 7.PCIe连接器 第1套时钟系统方案： 125M时钟晶振（SiT9102AI-283N33E125.000） 产生时钟，经过时钟扇出芯片（SN65LVDS108） 输出三路125M的LVDS时钟信号。 第2套时钟系统方案： 40M晶振产生的时钟或外界输入的时钟， 经过时钟选择芯片（SY89474）进行2选1后 扇出2路40M LVDS时钟信号。一路供给给 FPGA作为主时钟，另一路供给给外界适配 板使用。 基于FPGA的以太网数据传输嵌入式系统设计的示意图，前端的适配板采集到的数据传输给FPGA，FPGA将ADC数据通过以太网传送给上位机。图中的片外FIFO起到缓存的作用，当数据率比较快时，片外FIFO先缓存ADC数据，避免数据的丢失。嵌入式的操作系统装载在非易失性的FLASH存储其中（配置FPGA的EPROM是另外的一片存储器）。DDR2作为操作系统的内存和部分数据缓存，通过FPGA内部的内存控制器接口（Menmory Control Interface）和PowerPC处理器相连。基于TCP/IP或UDP/IP协议的以太网数据传输方式，需要满足OSI七层网络传输模型。其数据链路层的功能由FPGA内部的MAC模块实现，配合片外的物理层（PHY）芯片M8E1111将数据传送出去。FPGA自带的吉比特高速串行接口GTX模块采用高速差分串行接口与SFP相连，实现光纤数据传输 核探测与核电子学国家重点实验室

FEC 前端板对FEC的管脚需求 VA140对管脚需求 APV25对管脚需求 Adapter板控制信号(SCLK、\CS、SDATA_A、SDATA_B)：4*8 = 32 FEB板控制信号(Ckb、Shift_in_b、VA_HOLDB、VA_DRESET、VA_test_on、Cal_sig)：6*8 = 48 APV25对管脚需求 Adapter板信号 差分控制信号(CLK_n、CLK_p、DCO_n 、DCO_p、FCO_n、FCO_p）：3*1 单端控制信号（SCLK、CSB SDIO、PDWN、SYNC、Trigger)：6*1 差分数据信号（DDATA_n、DDATA_p)：8*1 FEB板控制信号(Trigger、CLK、SCLK、SDAIN、RST、APV_I2C_EN)：6*8 核探测与核电子学国家重点实验室

FEC PCIe管脚定义： 类型 数量 作用 等长单端信号 74 条 相差小于50mil, 与FPGA I\O相连 等长差分信号 29 对 时钟差分信号 1 对 与40M时钟相连 与FPGA全局时钟管脚相连 差分信号 3 对 与FPGA相连 电源3.3V 8 pin 与AC/DC相连 电源5.5V 电源12V 6 pin 电源-12V 核探测与核电子学国家重点实验室

主要内容 背景介绍 基于SRS结构的MPGD读出电子学设计 总结 通用FEC设计 前端板设计 Adapter设计 基于VA140的FEB设计 基于APV25的FEB设计 Adapter设计 基于VA140的Adapter设计 基于APV25的Adapter设计 通用FEC设计 总结 核探测与核电子学国家重点实验室

总结： MPGD应用于ALICE等大型实验中，要求高集成度，高密度读出 采用SRS电子学框架结构，可针对不同探测器要求，设计不同的FEB和Adapter,增强了系统的可扩展性和灵活性 基于VA140的SRS系统的Adapter设计完成 基于APV25的SRS系统FEB，Adapter设计完成 通用FEC设计完成 即将进行系统测试 核探测与核电子学国家重点实验室

谢谢！