半导体 集成电路 学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期 2018/12/25

第9章 时序电路（触发器） 2018/12/25

内容提要 引言 锁存器 静态锁存器 动态锁存器 寄存器 施密特触发器 2018/12/25

输出不仅与当前输入，而且与前一个输出相关 一、引 言 组合逻辑 Outputs Inputs 输出直接与输入的某种逻辑组合相关 存储元件 逻辑电路 Outputs Inputs 输出不仅与当前输入，而且与前一个输出相关 2018/12/25 电子工程系 余宁梅

对组合逻辑电路 对时序逻辑电路 组合逻辑 时序逻辑 保持 无条件反映输入信号的变化 有条件反映输入信号的变化 2018/12/25

时序逻辑电路的构成 数据保持电路实现 数据保持电路 逻辑运算 Outputs Inputs 逻辑运算 数据保持电路 Inputs Clk Output 数据保持电路实现 2018/12/25

数据保持机理 静态保持 动态保持 1 × 1 1 × 1 1 × 1 2018/12/25

时序逻辑电路的基本单元 寄存器 时钟上升沿或下降沿到来时传输数据。其他情况保持数据 锁存器 当时钟信号为高（或低）时传输数据。其他时间保持数据 D Clk Q D Clk Q Clk Clk D D Q Q 2018/12/25

二、锁存器（ Latch ） 电平灵敏（ Level Sensitive）, 不是边沿触发 可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上 2018/12/25

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1. 静态锁存器 (1) SR锁存器 基于或非门的SR （set-reset）锁存器 2018/12/25

基于或非门的SR （set-reset）锁存器 p p p p Q Q R n n n n S 版图见P156 2018/12/25

基于与非门的SR （set-reset）锁存器 Q 1 2018/12/25

带时钟控制的SR （set-reset）锁存器 Q CK S R Q CK CK＝1时SR锁存器工作， CK＝0时输出维持 电路图见P158图8.38 2018/12/25

CK＝1时D锁存器传输数据， CK＝0时输出维持 Q CK D Q D CK × 1 D CK Q 2018/12/25

2. 动态锁存器 （1）简单的动态锁存器 C1 C2 CLK D Q C1 C2 D Q CLK C1 C2 CLK D Q 2018/12/25

（2）半静态锁存器 在动态锁存中引入静态锁存 D CLK Q Q Q 弱反相器实现（强制写入） （控制门可仅用NMOS实现） 2018/12/25

（1）尺寸设计容易 （2）晶体管数目多（时钟负载因而功耗大） D CLK Q Q 基于传输门MUX的Latch(见书P160) 2018/12/25

基于MUX的 Latches 负电平锁存器 正负电平锁存器 (当 CLK= 0时透明传输) (当 CLK= 1时透明传输) CLK 1 D CLK 1 D Q 1 D Q CLK 2018/12/25

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二、触发器（ Flip Flop）/寄存器（Register) 寄存器（触发器） 在时钟的上升或下降沿锁存数据 D Clk Q Clk D Q 2018/12/25

1.触发器的建立时间（setup time)、维持时间（hold time)和延迟时间tC-Q Tsetup Clk D Q Tsetup：在时钟沿到来之前数据输入端必须保持稳定的时间 Thold Thold：在时钟沿到来之后数据输入端必须保持稳定的时间 Clk D Q 2018/12/25

延迟时间tC-Q：时钟沿与输出端之间的延迟（clock to Q）。 Clk 延迟时间tC-Q：时钟沿与输出端之间的延迟（clock to Q）。 D Q tC-Q 2018/12/25

2.触发器电路：正负电平灵敏的两个Latch 构成主从（Master-Slave ）边沿触发器 时钟为高电平时，主Latch 维持，QM 值保持不变，输出值Q 等于 时钟上升沿前的输入D 的值，效果等同于“正沿触发” 2018/12/25

正负电平灵敏的两个Latch 构成主从（Master-Slave ）边沿触发器 Q D clk QM I1 I2 I3 I4 I5 I6 T2 T1 T3 T4 master transparent slave hold master hold slave transparent !clk clk 2018/12/25

在时钟信号到来之前输入信号必须稳定的时间 建立（set-up)时间:tsetup 在时钟信号到来之前输入信号必须稳定的时间 tsetup -0.5 0.5 1 1.5 2 2.5 3 0.2 0.4 0.6 0.8 D CLK QM 2018/12/25

传输门主从（Master-Slave ）边沿触发寄存器的建立时间 tpd-I1 tpd-T1 tpd-I3 tpd-I2 tsu ∑ tsetup=3 * tpd_inv + tpd_t 2018/12/25

建立时间仿真 动作正常！ Q tsetup = 0.21 ns QM Volts D clk I2 out Time (ns) 2018/12/25

建立时间仿真 数据传输失败！ Q I2 out tsetup = 0.20 ns Volts D clk QM Time (ns) 2018/12/25

维持（hold)时间:thold QM的值维持D的值，OK 只要QM的值维持D的值，OK 在时钟信号到来后，输入信号应该保持的时间 thold Thold=0 QM的值维持D的值，OK Thold<0 只要QM的值维持D的值，OK 2018/12/25

在时钟信号到来之后，输出信号发生变化所需时间 传输延迟时间:tc-q 在时钟信号到来之后，输出信号发生变化所需时间 Volts tc-q(LH) tc-q(HL) 2018/12/25

传输门主从（Master-Slave ）边沿触发寄存器的传输延迟 tpd-T3 tpd-I6 tc-q ∑ tc-q= tpd_inv + tpd_t 2018/12/25

3.时钟重叠问题 1-1 overlap 非理想的时钟 理想的时钟 时钟倾斜（skew) clk clk !clk !clk X CLK CLK Q A D B CLK 0-0 overlap CLK (a) 电路结构 !clk clk !clk clk 1-1 overlap 非理想的时钟 时钟倾斜（skew) 理想的时钟 2018/12/25

（1）当Clk 和!Clk 同时为高时，A 点同时为D 和B 点驱动，造成不定状态 X !clk Q clk A !Q P1 P3 I3 I4 D I1 I2 B P4 P2 clk !clk （1）当Clk 和!Clk 同时为高时，A 点同时为D 和B 点驱动，造成不定状态 （2）当Clk 和!Clk 同时为高一段较长时间时，D 可以直接穿通经过主从触发器 （3）采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错 When clock goes high, slave should go into hold mode. But since clk and !clk are both high for a short period of time there is a direct path from D to Q. So data output could change on rising edge (not this is a negative et device!). Race condition where value of Q is a function of whether the input D arrives at node X before or after the falling edge of !clk. Node A is driven by both D and B when clk and !clk are both high resulting in an undefined state 2018/12/25

4.两相时钟 X clk2 Q clk1 A !Q P1 P3 I3 I4 D I1 I2 B P4 P2 clk1 clk2 动态存储 master transparent slave hold Keep clock nonoverlap time large enough that no overlap occurs even in the presence of clock skew During the nonoverlap time, the ff is in the high-impedance state – the feedback loop is open (the loop gain is zero) and the input is disconnected. Leakage will destroy the state if this condition holds for too long – hence the name pseudostatic (the register employs a combination of static and dynamic storage approaches depending upon the state of the clock). Don’t want to stop the clocks when both are low!! clk1 master hold slave transparent tnon_overlap clk2 2018/12/25

两相时钟发生器 A clk clk1 clk2 B clk A B clk1 clk2 2018/12/25

5.C2MOS Register 动态寄存器 Clocked CMOS 2018/12/25

对时钟重叠不敏感 clk !clk 数据D（1）可以传递到X（0）， 数据D（0）可以传递到X（1）， 但不会传递到Q（但有维持时间要求） V V V V DD DD DD DD M M M M 2 6 2 6 M M 4 8 X X D Q D Q 1 M 1 M 3 7 M M M M 1 5 1 5 (a) (0-0) overlap (b) (1-1) overlap 数据D（0）可以传递到X（1）， 但不会传递到Q 数据D（1）可以传递到X（0）， 但不会传递到Q（但有维持时间要求） 2018/12/25

Clk Clk’ D 2018/12/25 Q

6.脉冲触发（Pulsed)寄存器 建立时间: 0 维持时间: 脉冲宽度 延迟时间: 2INV 优点：晶体管数目少，时钟负载小 缺点：设计验证复杂 常用于高性能处理器中 建立时间: 0 (TSPC) 维持时间: 脉冲宽度 延迟时间: 2INV 2018/12/25

7.施密特触发器 电压传输特性曲线VTC类似于磁滞回线 对变化缓慢的输入信号输出信号能快速响应 2018/12/25

一般的反向器 v VM=VDD/2 Vout t Vin VM 2018/12/25

一般的反向器 VM=VDD/2 输出信号从高到低翻转的逻辑阈值 输出信号从低到高翻转的逻辑阈值 v Vout t Vin VM 2018/12/25

施密特触发器 v VM+ VM＋ VM－ Vout t Vin VM- VM+ 2018/12/25

施密特触发器 VIN VM+ VM- t t VOUT 2018/12/25

施密特触发器可以有效抑制噪声 2018/12/25

用施密特触发器可以抑制噪声 2018/12/25

CMOS Schmitt Trigger 反相器的阈值取决于P管和N管的尺寸之比。 V DD M M 2 4 V X V in out 反相器的阈值取决于P管和N管的尺寸之比。 Vout为0时，相当于M4与M2并联，为1时，相当于M3与M1并联，从而相当于改变了两管尺寸之比。 M M 1 3 2018/12/25

逻辑阈值与晶体管尺寸的关系 PMOS大 0.25um晶体管 VDD=2.5v NMOS大 (V) V W /W 2018/12/25 1.8 10 1 0.8 0.9 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 M V (V) W p /W n 0.25um晶体管 VDD=2.5v PMOS大 NMOS大 2018/12/25

Schmitt Trigger VTC VX M V X 1 (V) (V) X x V V in 2 1 DD out 4 3 2.5 1 VX 2.5 2.5 2.0 2.0 V 1.5 M 1 1.5 (V) (V) X x 1.0 V 1.0 V M 2 V k = 1 k = 3 k = 2 0.5 0.5 k = 4 0.0 0.0 0.0 0.5 1.0 1.5 2.0 2.5 0.0 0.5 1.0 1.5 2.0 2.5 V (V) V (V) in in Voltage-transfer characteristics with hysteresis. The effect of varying the ratio of the PMOS device M . The width is k * 0.5 m. m 4 2018/12/25

CMOS Schmitt Trigger (2) 2018/12/25

作业： 分析下面的电路工作原理，说明电路的作用 2018/12/25