概述 一、基本要求 1. 有两个稳定的状态(0、1)，以表示存储内容； 2. 能够接收、保存和输出信号。 二、现态和次态 触发器接收输入信号之前的状态。 1. 现态： 2. 次态： 触发器接收输入信号之后的状态。 三、分类 1. 按电路结构和工作特点： 基本、同步、边沿。 2. 按逻辑功能分： RS、JK、D 和 T(T )。 3. 其他： TTL 和 CMOS，分立和集成。

4.1 基本触发器 4.1.1 由与非门组成 一、电路及符号 Q = 0 1 1 0 态 Q = 1 1 1 Q = 1 1 态 Q = 0 4.1 基本触发器 4.1.1 由与非门组成 一、电路及符号 Q R S Q G1 R & S Q = 0 1 1 0 态 Q = 1 G2 1 1 Q = 1 1 态 Q = 0

二、工作原理 Q = 0 0 态 Q = 1 1 1 Q = 1 1 态 Q = 0 1 1 Q和Q 均为UH R 先撤消： 1 态 G1 R & S 1 1 “置 0”或“复位” (Reset) G2 Q = 1 1 态 Q = 0 1 1 “置 1”或“置位” (Set) Q和Q 均为UH R 先撤消： 1 态 S 先撤消： 0 态 Q = Q “保持” 信号同时撤消： 状态不定 (随机)

S R 简化波形图 状态翻转过程需要一定的延迟时间, 如 1  0，延迟时间为 tPHL； 0  1，延迟时间为 tPLH 。 由于实际中翻转延迟时间相对于脉 冲的宽度和周期很小，故可视为0。 Q G1 R & S 信号同时撤消,出现不确定状态 信号不同时撤消，状态确定 设触发器初始状态为0： S R Q Q Q Q

三、现态、次态、特性表和特性方程 1. 现态和次态 2. 特性表和特性方程 1 1 1 现态Qn：触发器接收输入信号之前的状态。 简化特性表 Q n+1 R S Qn Q n+1 R S Q n+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 Q n 保持 1 0 1 1 置 1 1 0 置 0 1 1 1 1 不用 不允许 不用 Q n+1= S + RQ n 不用 特性方程 约束条件

4.1.2 由或非门组成 一、电路及符号 >1 二、工作原理 “保持” “置 1” “置 0” “不允许” 4.1.2 由或非门组成 Q S R G2 Q G1 R S >1 一、电路及符号 二、工作原理 “保持” “置 1” “置 0” “不允许” 若高电平同时撤消，则状态不定。

2. 问题：输入电平直接控制输出状态，使用不便，抗干扰能力差；R、S 之间有约束。 G2 Q G1 R S >1 波形图 S R Q Q 三、特性表和特性方程 四、基本 RS 触发器主要特点 R S Q n+1 0 0 0 1 1 0 1 1 Q n 保持 置 1 置 0 不许 1 不用 1. 优点：结构简单， 具有置 0、置 1、保持功能。 2. 问题：输入电平直接控制输出状态，使用不便，抗干扰能力差；R、S 之间有约束。 Q n+1= S + RQ n 约束条件

4.1.3 集成基本触发器 一、CMOS 集成基本触发器 1. 由与非门组成：CC4044 Q R S EN Q n+1 注 4.1.3 集成基本触发器 一、CMOS 集成基本触发器 1. 由与非门组成：CC4044 三态 RS 锁存触发器特性表 & 1 TG Q R S EN Q n+1 注   0 Z 高阻态 0 0 1 0 1 1 1 0 1 1 1 1 Q n 保 持 置 1 置 0 不允许 1 不用 1 内含 4 个基本 RS 触发器 2. 由或非门组成：CC4043(略)

二、TTL 集成基本触发器 74279、74LS279 +VCC 1R 1SA 1SB 2R 2S 3R 3SA 3SB 4R 4S 1Q 5 6 10 11 12 14 15 4 7 9 13 Q1 Q2 Q3 Q4 8 16 74279 74LS279 R1 S11 S12 R2 S2 R3 S31 S32 R4 S4 – Q R & S Q R & S1 S2

4.2 同步触发器 4.2.1 同步 RS 触发器 同步触发器： 触发器的工作状态不仅受输入端 (R、S) 4.2 同步触发器 4.2.1 同步 RS 触发器 同步触发器： 触发器的工作状态不仅受输入端 (R、S) 控制，而且还受时钟脉冲(CP) 的控制。 CP (Clock Pulse): 等周期、等幅的脉冲串。 基本 RS 触发器： S — 直接置位端； (不受 CP 控制) R — 直接复位端。 同步 RS 触发器 同步触发器： 同步 D 触发器

一、电路组成及工作原理 1. 电路及逻辑符号 2. 工作原理 保持 当 CP = 0 当 CP = 1 与基本 RS 触发器功能相同 Q R 1. 电路及逻辑符号 Q R S CP Q R S CP C1 Q G1 R & S G3 G2 G4 CP 曾用符号 国标符号 2. 工作原理 保持 当 CP = 0 当 CP = 1 与基本 RS 触发器功能相同

特性表： 特性方程: CP R S Q n Q n+1 注 0    Q n 1 0 0 0 1 0 0 1 1 0 1 0 0    Q n 保持 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 不用 置1 置0 不许 约束条件 CP = 1期间有效 二、主要特点 1. 时钟电平控制 CP = 1 期间接受输入信号； CP = 0 期间输出保持不变。 （抗干扰能力有所增强） 2. RS 之间有约束

4.2.2 同步 D 触发器 一、电路组成及工作原理 （CP = 1期间有效） 简化电路：省掉反相器。 D 二、主要特点 Q G1 R & S G3 G2 G4 CP 1 D 一、电路组成及工作原理 （CP = 1期间有效） 简化电路：省掉反相器。 二、主要特点 1. 时钟电平控制，无约束问题； 2. CP = 1 时跟随。 下降沿到来时锁存

三、集成同步 D 触发器 74LS375 1. TTL 74LS375 >1 D +VCC 1D0 1LE 1D1 2D0 2LE 1Q0 1Q1 2Q0 2Q1 1 4 7 9 12 15 2 3 6 5 10 11 14 13 Q1 Q2 Q3 Q4 – D1 CP1、2 D2 D3 CP3、4 D4 8 16 CP D Q G1 G3 R & S G2 G4 1 >1 G5

4.3 边沿触发器 4.3.1 边沿 D 触发器 一、电路组成及工作原理 1. 电路组成及逻辑符号 Q Q Q 从 曾用 S C1 R 符号 4.3 边沿触发器 4.3.1 边沿 D 触发器 一、电路组成及工作原理 G7 CP Q & G3 D G2 G4 G6 G8 1 G1 G5 QM 1. 电路组成及逻辑符号 Q CP Cp 1D D QM CP R S Q S C1 R C1 1 D 从 主 曾用 符号 Q CP C1 1D D 国标 符号

2. 工作原理 (1)接收信号： CP = 1 主触发器接收输入信号 主触发器跟随D变化 (2) 输出信号： CP = 0 QM CP R S Q S C1 R C1 1 D 主触发器接收输入信号 从 主 主触发器跟随D变化 (2) 输出信号： CP = 0 主触发器保持不变； 从触发器由CP到来之前的 QnM 确定。 即： 下降沿时刻有效

3. 异步输入端的作用 D — 同步输入端 异 步 置 位 端 直 接 置 位 端 直 接 复 位 端 异步 复 位 端 1 1 G7 CP Q & G3 D G2 G4 G6 G8 1 G1 G5 D — 同步输入端 异 步 置 位 端 直 接 置 位 端 直 接 复 位 端 异步 复 位 端 SD RD 受时钟 CP 同步控制 — 异步输入端 1 1 不受时钟 CP 控制 – – SD RD D CP Q SD D CP RD – – Q 国标符号 曾用符号

二、 集成边沿D 触发器 1. CMOS 边沿 D 触发器 CC4013 (双 D 触发器) CP 上升沿触发 Q CP C1 1D D S R SD RD Q1 Q1 VDD SD1 CP1 SD2 CP2 D1 RD1 D2 RD2 Q2 Q2 VSS 6 5 3 4 8 9 11 10 1 2 13 12 14 7 引出端 功能 符号 特性表 CP D RD SD Qn+1 注  0 0 0  1 0 0   0 0   0 1   1 0   1 1 1 Qn 不用 同步置0 同步置1 保持(无效)异步置1 异步置0 不允许 CP 上升沿触发

 CP 的上升沿(正边沿)或下降沿(负边沿)触发；  抗干扰能力极强；  只有置 1、置 0 功能。 2. TTL 边沿 D 触发器 7474 (双 D 触发器) Q1 Q1 VCC SD1 CP1 SD2 CP2 D1 RD1 D2 RD2 Q2 Q2 地 4 2 3 1 10 12 11 13 5 6 9 8 14 7 – – Q CP C1 1D D S R SD RD 引出端 功能 符号 特性表 – – 3. 主要特点  CP 的上升沿(正边沿)或下降沿(负边沿)触发；  抗干扰能力极强；  只有置 1、置 0 功能。 CP D RD SD Qn+1 注  0 1 1  1 1 1   1 1   0 1   1 0   0 0 1 Qn 不用 同步置0 同步置1 保持(无效)异步置0 异步置1 不允许

4.3.2 边沿 JK 触发器 一、电路组成及符号 二、工作原理 国 标 符 号 曾 用 符 号 D 冗余项 J K >1 Q CP C1 1J IK J K Q CP J K J K 曾 用 符 号 QM CP R S Q S C1 R C1 1 D 冗余项 J K >1 & CP 下降沿有效

二、 集成边沿 JK 触发器 1. CMOS 边沿 JK 触发器 CC4027 国 标 符 号 曾 用 符 号 Q1 Q1 Q2 Q2 Q VDD J1 K1 SD2 CP2 RD2 SD1 CP1 RD1 J2 K2 Q2 Q2 VSS 7 6 3 5 4 9 10 13 1112 1 2 15 14 16 8 Q CP C1 1J IK J K S R SD RD 国 标 符 号 Q CP J K J K SD RD SD RD 曾 用 符 号 引出端功能

特 性 表 J K Qn RD SD CP Qn+1 注 0 0 0 0 0  0 0 1 0 0  0 1 0 0 0  0 1 1 0 0  1 0 0 0 0  1 0 1 0 0  1 1 0 0 0  1 1 1 0 0  1 保 持 同步置0 同步置1 翻 转   0 0 0    1 0 0  不 变    0 1     1 0     1 1  不用 异步置1 异步置0 不允许

 抗干扰能力极强，工作速度很高，在触发沿瞬间，按 的规定更新状态； 2. TTL 边沿 JK 触发器 74LS112 (双 JK 触发器) CP 下降沿触发 异步复位端 RD、异步置位端 SD 均为低电平有效 3. 主要特点  CP 的上升沿或下降沿触发；  抗干扰能力极强，工作速度很高，在触发沿瞬间，按 的规定更新状态； 功能齐全(保持、置 1、置 0、翻转)，使用方便。

4. 波形图 J = K = 1 翻转 J = K = 0 保持 设输出端 初态为 0 Q

Q n+1 Q n Q n 4.3.3 边沿触发器功能分类、功能表示方法及转换 一、边沿触发器功能分类 1. JK 型触发器 定义 符号 在CP作用下，J、K取值不同时， 具有保持、置0、 置1、翻转功能的电路，都叫做JK型时钟触发器。 符号 特性表 特性方程 Q CP C1 1J IK J K J K Q n+1 功能 0 0 0 1 1 0 1 1 Q n 保持 CP下降沿 时刻有效 置0 1 置1 Q n 翻转

Q n+1 2. D 型触发器 定义 在CP作用下，D 取值不同时， 具有置0、置1 功能的电路，都叫做 D 型时钟触发器。 符号 特性表 特性方程 Q CP C1 1D D D Q n+1 功能 1 置 0 CP 上升沿 时刻有效 置 1

3. T 型触发器 T Q n+1 Q n 1 4. T ’ 型触发器 在CP作用下，当T = 0时保持状态不变，T =1 时状态 功能 Q n 1 保持 翻转 CP 下降沿时刻有效 4. T ’ 型触发器 每来一个CP就翻转一次的电路叫T ’型时钟触发器. Q CP C1 Q n Q n+1 功能 1 CP 下降沿时刻有效 翻转

Q n+1 二、边沿触发器逻辑功能表示方法 特性表、卡诺图、特性方程、状态图和时序图。 1. 特性表、卡诺图、特性方程 (1) 特性表(真值表) J K Q n Q n+1 功能 0 0 1 保持 0 1 置 0 1 0 置 1 1 1 翻转 D Q n+1 功能 置 0 1 置 1

(2) 卡诺图 单变量的函数，其卡诺图无意义。 D 触发器： JK 触发器： Qn+1 J K Qn 1 (3) 特性方程 D 触发器： Qn+1 Qn J K 00 01 11 10 (3) 特性方程 D 触发器： JK 触发器：

2. 状态图和时序图 D = 1 (1)状态图 D 触发器： D = 0 1 D = 1 D = 0 J = 1， K =  J =  K= 0 J = 0 K =  JK 触发器: 1 J =  ， K = 1

(2) 时序图 D 触发器： CP 上升 沿触发 JK 触发器： CP 下降 沿触发 特点：表述了CP 对输入和触发器状态在时间上的对应 关系和控制或触发作用。 D 触发器： CP 上升 沿触发 JK 触发器： CP 下降 沿触发

1.特性表  卡诺图、特性方程、状态图和时序图 三、边沿触发器逻辑功能表示方法间的转换 1.特性表  卡诺图、特性方程、状态图和时序图 (1) 特性表  卡诺图、状态图 Qn+1 Qn J K 1 00 01 11 10 J K Q n+1 功能 0 0 Q n 保持 0 1 置0 1 0 1 置1 1 1 翻转 1 1 1 1 1 0 / 1 /  0 /  1 / (2) 特性表  特性方程 向时序图的转换(略)

2. 状态图  特性表、卡诺图、特性方程和时序图 10 / 11 / J K Q n Q n+1 1 0 / 1 /  0 /  1 / 0 0 1 1 00/ 01/ 00/ 10/ 0 1 1 01 / 11 / 1 0 1 1 Qn+1 Qn JK 1 00 01 11 10 1 1 1 1 1 1 1 1

状态图  时序图 1 10 / 11 / 01 / 10/ [例 4.3.1] 已知 CP、J、K 波形，画输出波形。 1 00/ 01/ 10 / 11 / 01 / 10/ [例 4.3.1] 已知 CP、J、K 波形，画输出波形。 假设初始状态为 0。 CP 1 1 1 J K 1 1 1 Q

第四章 小 结 一、触发器和门电路一样，也是组成数字电路的基本逻辑单元。它有两个基本特性： 1. 有两个稳定的状态（0 状态和 1 状态）。 第四章 小 结 一、触发器和门电路一样，也是组成数字电路的基本逻辑单元。它有两个基本特性： 1. 有两个稳定的状态（0 状态和 1 状态）。 2. 在外信号作用下，两个稳定状态可相互转换；没有外信号作用时，保持原状态不变。 因此，触发器具有记忆功能，常用来保存二进制信息。 二、触发器的逻辑功能 指触发器输出的次态 Qn+1 与输出的现态 Qn 及输入 信号之间的逻辑关系。触发器逻辑功能的描述方法主要 有特性表、卡诺图、特性方程、状态转换图和波形图 （时序图）。

二、触发器的分类 1. 根据电路结构不同，触发器可分为 （1）基本触发器：输入信号电平直接控制。 特性方程 （约束条件） （2）同步触发器：时钟电平直接控制。 CP = 1（或 0）时有效 特性方程 同步 RS 触发器 同步 D 触发器

二、触发器的分类 1. 根据电路结构不同，触发器可分为 （3）主从触发器：主从控制脉冲触发。 CP 下降沿（或上升沿）到来时有效 特性方程 主从 RS 触发器 主从 JK 触发器 （4）边沿触发器：时钟边沿控制。 CP上升沿（或下降沿）时刻有效 边沿 D 触发器 特性方程 边沿 JK 触发器

利用特性方程可实现不同功能触发器间逻辑功能的相互转换。 二、触发器的分类 2. 根据逻辑功能不同，时钟触发器可分为 （1）RS 触发器 （约束条件） （2）JK 触发器 （3）D 触发器 （4）T 触发器 （5）T’ 触发器 利用特性方程可实现不同功能触发器间逻辑功能的相互转换。

[练习] 在图中所示的 CC4013 边沿 D 触发器中，CP、D、SD、RD的波形见图，试画出 Q、Q 的波形。 [解] SD、RD — 异步置位（置1）、复位（置0）端。 CP — 上升沿触发。 CP Q CP C1 1D D S SD R RD D SD RD Q Q

作业 P274：4－2； P274：4－4； P275：4－5； P276：4－8； P277：4－10.