针对CEPC顶点探测器的高粒度数字像素设计 周扬 卢云鹏 吴志刚 施坦 鞠旭东 董静 欧阳群 核探测与核电子学国家重点实验室 2018年10月16日 第十九届全国核电子学与核探测技术学术年会 湖南衡阳

报告内容 CEPC顶点探测器芯片的设计要求和挑战 原型芯片JadePix2的设计 初步测试结果 小结和展望 致谢 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

CEPC顶点探测器芯片的设计要求和挑战 最内层像素探测器的主要技术指标要求： 粒子对撞机探测器结构图 顶点探测器 空间分辨精度优于3 µm→ 高粒度像素面阵，数字像素尺寸 < 18 μm 物质量 每层单面 ≤ 0.15%X0/layer → 薄探测器、低功耗；要求AISC+传感器厚度 50 µm ,采用风冷技术，尽量控制探测器芯片功耗 <50mV/cm2 着火像素比率 ≤ 1% → 高速信号处理，< 20μs/帧 抗辐照要求: 总剂量～3 Mrad/年， 非电离能 ～1013 Neq/cm2/年 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

目前国际上尚没有一个像素传感器可以完全满足CEPC的性能要求！ 有希望达到要求的像素探测器工艺包括: CMOS， SOI， DEPFET，Hybrid CMOS technology: 具有可单片集成、100 fill factor、成熟的商业化应用、低噪声等优势 当前相对较成熟的选择 TowerJazz 0.18 μm CIS 工艺 四阱工艺: full in-pixel CMOS 高阻外延层：≥1 kΩ•cm，~20 μm 厚度，MIP单个粒子可产生1200 e-以上的总信号量 6层金属可用于布线 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

CEPC顶点探测器芯片的设计要求和挑战 领域内前沿芯片主要性能 同步读出 异步读出 芯片名 信号读出方式 数字像素尺寸 (μm2) 积分时间 (μs) 功耗 (mW/cm2) 噪声水平（e-） 空间分辨精度 ASTRAL (@IPHC) 同步读出 22 × 33 20 85 ~25 e- ≈ 5μm ALPIDE (@CERN,INFN,CCNU,YONSEI) 异步读出 27 x 29 2 39 难点：如何在保持芯片其他性能（速度、功耗、噪声水平）的前提下，进一步缩小像素尺寸？ 新探测器工艺的发展、信号收集端、像素内电子学结构 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

原型芯片JadePix2的设计 3 × 3.3 mm2; 96 × 112 像素单元 像素边长: 22 μm JadePix2版图 JadePix2：采用0.18 um CMOS工艺，实现了22 μm的数字像素水平 高能所为CEPC顶点探测器预研设计的第二块CPS芯片，也是第一块数字读出的CPS芯片 3 × 3.3 mm2; 96 × 112 像素单元 像素边长: 22 μm JadePix2单像素版图：边长 22 μm 包括8个子像素面阵，分别对应： -两种像素内电子学结构； -两种信号收集二极管尺寸； -两种数据输出格式：模拟/数字 JadePix2版图 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

原型芯片JadePix2的设计– 信号收集级 JadePix2信号收集端等效电容*与偏压的关系仿真结果（diode尺寸4um2） 偏压~10V→等效电容值减少 隔离电容 信号收集端 6.3 fF 4.4 fF 30% Vbias on the sensing diode (V) Equivalent C on the sensing point (fF) CVF ~30µV/e- JadePix2中采用的信号收集级结构 *电容值还受隔离电容、放大器输入管的GS电容、版图绘制中的寄生电容等因素的影响 高压偏执带来的好处: 提高了耗尽深度：信号收集效率提升，同时抗辐照性能提升 信号收集级的电荷-电压转换效率提升：从而为简化像素内电子学带来可能 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

原型芯片JadePix2的设计– 像素内电子学 设计要点：结构简单、低功耗（锁存器无静态功耗、任意时间只有两行像素工作等）、高速（相邻两行时序信号间的重叠设计）、低噪声（低噪声模块设计，像素内CDS等） 差分放大器版本像素内原理图 单端放大器版本像素内原理图 主要性能 JadePix2设计结果 结构简单 像素版图尺寸对比同类芯片缩小30% 低功耗 差分版本~3.7 μA/pixel; 单端版本 ~ 6.5μA/pixel; 同一时仅有两行像素工作，对最终芯片功耗贡献大约在7-15 mW/cm2左右 高速 100ns/行；80ns/行（对比同类芯片160ns/行） 低噪声 ~30 e- （总信号量>1200 e-） 差分放大器版本像素工作时序 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

JadePix2初步测试结果– 硬件和测试目标 JadePix2 测试板：包括FPGA*2 （提供时钟和DAQ通信）, 12-bit ADC（模拟信号采样），LVDS等 JadePix2 绑定在测试板上 测试目标 像素面阵整体的电子学性能（两个版本） 放大器增益分布 锁存器Latch的噪声 数字像素面阵的响应特性和噪声 信号收集端 等效电容值 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

JadePix2初步测试结果 – 放大器增益分布特性 （1/2） 一级差分放大器增益的分布特性： 包括PCB板上 6.4倍的增益, 两级源跟随器 共 0.8倍的增益 像素内差分放大器原理图：设计增益8倍 像素面阵内差分放大器平均增益~6.9倍，增益分布RMS值~ 0.4 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

JadePix2初步测试结果 – 放大器增益分布特性（2/2） 两级单端放大器增益分布特性： 包括两级源跟随器 共 0.8倍的增益 像素面阵内差分放大器平均增益~52，增益分布RMS值~15 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

JadePix2初步测试结果 – 动态锁存器噪声特性 锁存器噪声测试结果： FPN：1.15 mV 像素内动态锁存器原理图 TN：0.1 mV 锁存器噪声 FPN ENC 差分放大器版本 1.15 mV ≈ 4 e- 单端放大器版本 ignorable 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

JadePix2初步测试结果 – 数字像素面阵噪声特性（1/2） 差分版本数字像素阵列S-曲线结果 FPN: 1.08mV@等效到输入端 各像素阈值分布 TN: 0.4mV@等效到输入端 像素间的差异噪声：~29 e- 瞬态噪声：~ 11 e- 总噪声 = 29 2 + 11 2 = ~ 31 e- 各像素瞬态噪声分布 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

JadePix2初步测试结果 – 数字像素面阵噪声特性（2/2） FPN: 53.3/52 = 1.03mV@等效到输入端 两级单端版本数字像素阵列S-曲线结果： 各像素阈值分布 TN: ~0.2mV@等效到输入端 像素间的差异噪声：29 e- 瞬态噪声：5.5 e- 总噪声 = 29 2 + 5.5 2 = 29.5 e- 各像素瞬态噪声分布 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

JadePix2初步测试结果 –信号收集端等效电容 利用两级单端放大器的模拟像素阵列和55Fe源测试： 两级放大器，两级源跟随器 C= 𝑄 𝑉 ≈4.9𝑓𝐹 5.9 keV X-ray产生的1640 e-的吸收峰 4级放大器模块，前两级放大器的增益较高且非线性，后两级SF同时限定了有限的动态范围。等效到输入端的增益线性动态范围很窄（只有10多个mV的线性放大范围），信号很容易饱和。 调节了放大器的初始工作点，使1600e-左右的大信号刚好落在模拟通路的线性放大范围，但此时对小信号没有增益和响应 取10倍以上信噪比的事例数后得到的结果 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

小结和展望 下一步工作： -进一步尝试压缩像素尺寸； -进一步提高读出速度； -优化噪声水平到~20e-； CEPC主要指标要求 JadePix2 的结构拓展到 1.5×3.0 cm2 (~600×1300 pixels) <20 μs ~ 30 μs/帧 （按MISTRAL的方式，两行同时读出） < 50 mW/cm2 像素面阵部分（同一时间双行导通）： - 7.5 mW/cm2 （差分版本）； - 13 mW/cm2 （单端版本）； 外围电路部分：功耗的主要来源，需完善待验证 < 3 μm 4 μm (依据国际同行经验，待验证) 下一步工作： -进一步尝试压缩像素尺寸； -进一步提高读出速度； -优化噪声水平到~20e-； -设计外围数据压缩电路：优化功耗、面积和算法，使芯片整体达到CEPC功耗要求 第十九届全国核电子学与核探测技术学术年会 湖南衡阳 2018.10.16

致谢：感谢国家重点研发计划专项(2016YFA0400400)和国家自然科学青年基金 项目(11605217)的支持 谢谢大家！

SF饱和 ADC 放大器界限 第一列 V1

JadePix2: sensing point equivalent C on the sensing point: 6.32 fF 4.39 fF 30% Vbias on the sensing diode (V) Equivalent C on the sensing point (fF) For version 2 & diode surface = 4 µm2 *A carefully layout & AMP input transistor size was chosen Table: some details for both of the 2 versions with different “Bias voltage” and “diode size” Diode size (µm2) Diode Bias (V) Equivalent C, including AMP input transistors (fF) Parasitic C (fF) Total sensing point C (fF) CVF on the sensing diode (µV/e-) CVF after 1st AMP (µV/e-) Version 1 4 8 3.53 fF 0.786 fF 4.316 fF 37 303 Version 2 1 6.32 fF 0.670 fF 6.99 fF 22.9 187.3 4.39 fF 5.06 31.7 250 8.13 fF 8.80 18.2 143.8 5.37 fF 6.04 26.5 209.4 “Best case”

Sensing point: 55Fe test results of JadePix1 Test results from JadePix1: diode + SF structure 4 um2 diode, Vdiode ～1 V 8 um2 diode, Vdiode ～1 V 5.9 keV x ray CVF ≈ 32 μV/e- CVF ≈ 26 μV/e- Equivalent Cin ≈5 fF Equivalent Cin ≈ 6.15 fF