GERO：一款基于SCA的TPC通用读出ASIC 赵馨远，刘丰，邓智，刘以农， 清华大学工程物理系 粒子技术与辐射成像教育部重点实验室 赵馨远 ：denniso@163.com

目录 引言 芯片设计 芯片测试 第二版芯片设计 SARADC的总剂量效应评估 总结

引言 空间投影室（TPC）在 三维粒子重建方面具有很大的优势，得到了越来越广泛的应用。 AGET基于0.25um，可提供512或256个单元深度的存储容量，采样频率可在1M至100MSPS间选择，芯片输出的模拟电压通过外部ADC转换为数字信号。本文旨在设计一款具有自主知识产权的TPC读出通用芯片，并在AGET芯片的基础上进行优化，使其具有更高的灵活性，满足不同TPC读出的需求。GERO的亮点包括：具有较高的采样频率（100MSPS），可配置的采样深度（在典型采样频率下320ns~10.24us），实现片上数字化以及较大的动态范围。 SCA芯片因为具有低功耗等优点，常常用于波形采样，是TPC读出电子学的重要技术路线之一。CEA研究组在T2K试验读出AFTER芯片的基础上，研发了通用TPC读出ASIC：AGET。 SCA : Switched Capacitor Array

引言 GERO：具有较高的采样频率（1~100MSPS），可配置的采样深度（在典型采样频率下320ns~10.24us），实现片上数字化以及较大的动态范围。使其具有更高的灵活性，满足不同TPC读出的需求。

芯片设计 每个通道主要包括采样，存储和AD。 采样部分工作在循环采样模式下，接收到有效触发信号后，将采样数据保存至存储部分中，同时切换另一个采样模块进行采样。存储模块中的数据通过片上集成的线性放电ADC进行数字化输出或者直接丢弃。数字化后的数据通过并转串模块，以8路差分数据的形式输出至片外。 大大减小了死时间。

芯片设计 采样部分由64个采样单元组成，分为AB两个模块（各32个单元），工作在乒乓模式下。采样电容的上下极板均设计了互补开关，通过芯片内部控制，下极板开关总是早于上极板开关断开，从而减小电荷注入效应的影响。

芯片设计 存储部分共有32个模块，每个模块包含32个单元，与采样部分的一个模块对应。为了显示存储状态，每个模块有一标识位与之对应，避免数据发生覆盖和丢失。芯片提供“读出”和“移位”两种控制信号，实现对同一模块的多次数字化读出或丢弃。存储部分中每一单元通过源级跟随器将输出电平抬升至比较器的输入范围。 本芯片采用了二级存储的方式[3]，从而获得更大的灵活性。采样部分的数据在触发后，将转存至存储部分，不同触发对应的数据按照转存的先后顺序保存在存储模块中。当某一模块被写入数据后，对应的标识位变高。读出时，一个模块的32个单元上的数据并行经过ADC，转换为数字信号，同时对应的指示位变低。为了提高效率，对不想转换的数据，用户可以直接丢弃，对应的标识位自动变低。当所有标识位为高时，内部存储空间已经写满，为了保护数据， ASIC将不再响应外部触发。当所有标识位为低，表示内部存储无有效数据，不接受外部的读出指令。以及不经数字化直接跳过某些模块的内容，大大提高了使用灵活。所有源级跟随器共用一个偏置，以减小功耗。

芯片设计 AD部分包括斜波产生电路，比较器，所有通道共用一个计数器。一个通道集成了32个线性放电AD，在收到“读出”指令后，将当前模块的32个单元内的数据同时进行AD转换。斜波产生电路将产生的斜波信号“广播”至通道内的所有AD，斜波信号启动的同时11bit计数器开始计数，当斜波信号增长到与存储单元的值相同时，将计数器值锁存，作为对应采样点的输出。

芯片测试 在不同配置下，芯片正常工作，各项功能均得到验证。 基于100MSPS采样， 1024单元存储深度，对芯片进行了性能评估，评估内容包括：功耗、线性、静态噪声、漏电流和动态测试。

芯片测试 功耗 对GERO的功耗测试在室温、50uA主偏置电流下进行。GERO有1.8V和2.5V两个电源电压，1.8V电源电压功耗2.3mW每通道，与仿真值一致。2.5V电压功耗为7.23mW每通道，大于1.8mW的仿真结果。 只有存储部分的源级跟随器和AD部分的比较器工作的2.5V电压下，分析推测2.5V电源电压存在漏电流向斜波信号充电，导致其上升快速，并引起功耗增大。斜波信号的上升时间6us远小于设计值（12us），对性能造成较大影响。

芯片测试 线性 GERO采样不同dc电平的测试，推算其积分非线性在3%左右。 线性较差主要是由于存储部分源级跟随器的设计没有进行充分优化，加上数字控制开关尺寸不是最优值引入的导通电阻所造成的。2.5V电压下，分析推测2.5V电源电压存在漏电流向斜波信号充电，导致其上升快速，并引起功耗增大。斜波信号的上升时间6us远小于设计值（12us），对性能造成较大影响。

芯片测试 静态噪声 此处静态噪声是指当GERO对同一个dc电平进行大量采样时，输出分布的标准差折合到输入端对应的噪声电压值，典型单元测试结果如图所示为1.2mV，符合仿真结果。 。2.5V电压下，分析推测2.5V电源电压存在漏电流向斜波信号充电，导致其上升快速，并引起功耗增大。斜波信号的上升时间6us远小于设计值（12us），对性能造成较大影响。

芯片测试 漏电流 测试发现采样1.2V时，漏电流最大，为307fA。工作在200MHz的读出频率下，这一漏电流的在第一个和最后一个读出模块间造成的差异小于1mV，其影响可以忽略。 GERO中有大深度的存储模块。对电容上存储电荷的影响比小深度SCA芯片更为严重，因此需要对漏电流进行评估。

芯片测试 动态性能 采用信号发生器给GERO注入不同幅度的Lorentz波形，分别配置不同的采样频率、存储深度进行采样。图为GERO采样基线为500mV，峰值为700mV和1.0V的洛伦兹波的输出结果，波形占用了7个存储模块。输出波形的基线、脉宽和峰值电压还算合理，但波形较差。 测试结果显示，在不同的采样频率和存储深度下，GERO芯片均实现包括采样、存储、数字化的基本功能。然而输出的波形并不令人满意。 没有进行其他动态指标的评估。其动态性能较差主要是因为AD部分斜波信号质量较差造成的。斜波信号由于产生电路的问题存在上升过快，不稳定等问题，导致芯片性能大大受损

第二版芯片设计 针对GERO测试中发现的问题，在第二版芯片上进行了一系列改进：优化采样单元内开关尺寸，优化源级跟随器的性能，提高芯片的线性度。采样带隙基准源电路产生线性放电ADC的充电电流，从而产生更稳定的斜波信号。 第二版芯片中进一步优化了版图设计寄生参数对电路性能的影响。2.5V电压下，分析推测2.5V电源电压存在漏电流向斜波信号充电，导致其上升快速，并引起功耗增大。斜波信号的上升时间6us远小于设计值（12us），对性能造成较大影响。

SARADC的TID SARADC 高速低功耗小尺寸SAR ADC 实现结构 带电容失配校准的SAR ADC 采样频率 100MS/s 转换精度 10bit 设计工艺 65nm CMOS工艺 电源电压 1V 输入电容 180fF 信号失真噪声比（SNDR） ≥55dB 核心功耗 ≤1mW 核心模块版图面积

SARADC的TID 辐照条件 辐照源：钴60 剂量率:剂量率 50rad(Si)/s 1Mrad（Si） 样品量：3 辐照条件：芯片正常工作（CK：50M；SIG：2.411M），只有芯片暴露在辐照环境中 监测电源电流

SARADC的TID 测试步骤 累计剂量1000Krad（Si） 辐照过程中监测电源电流 中间检查功能正常 Electrical Test Irradiation to 500krad(Si) Function check Irradiation to 1Mrad(Si) Electrical Test Annealing at room temperature for 168hous Electrical Test

SARADC的TID 试验准备 测试板x3进行辐照 控制板，铅屋屏蔽

SARADC的TID 测试结果 SARADC在500Krad（Si），1000Krad（Si）辐照后功能正常 整个辐照过程中电源电流（控制板）维持稳定，有轻微减小。 分别对三个样品工作在20M/50M时钟频率， w/ cal工作模式的辐照前后性能（ENOB（SNDR），INL，DNL）进行对比。 电测试中电源电流不变（0.02A）。

SARADC的TID 测试结果——20M_wocal 三个样品ENOB变化量的平均值AVG=0.01bit。INL，DNL基本保持不变。

SARADC的TID 测试结果——20M_cal 三个样品ENOB变化量的平均值AVG=-0.05bit。INL，DNL基本保持不变。

SARADC的TID 测试结果——50M_wocal 三个样品ENOB变化量的平均值AVG=-0.03bit，最大减小0.06bit。INL，DNL基本保持不变。

SARADC的TID 测试结果——50M_cal 三个样品辐照后ENOB均减小，平均减小0.03bit，最大减小0.07bit。INL，DNL基本保持不变

小结 针对波形采样芯片开展的一些工作： GERO，一款可调大存储深度、片上数字化的TPC通用读出波形采样芯片。第一版芯片的所有功能已经得到验证，性能较差。第二版芯片的测试将在后续工作中进行。 SARADC的辐照性能评估，累计剂量达到1Mrad（SI）后ENOB有轻微减小，减小量最大不超过0.07bit。INL和DNL基本保持不变，影响可以忽略。

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