可编程逻辑器件器件的应用（讲座1） 兰州石化职业技术学院 电子技术教研室 贾 达
1.可编程器件 PLD——可编程器件。 CPLD——复杂的可编程器件。 FPGA——现场可编程门阵列。 CPLD/FPGA属于超大规模集成电路（>1000个等效门）。 利用CPLD/FPGA，可以很方便的由用户设计成为具有自主知识产权的专用集成电路（ASIC）。 CPLD/FPGA与标准的逻辑器件（74系列、4000系列等）相比，具有工作速度高、集成度高、功耗低、适应性强等优点。
利用一片CPLD/FPGA，甚至可以实现一个较大规模的、高性能的数字系统 1.编程器件 利用一片CPLD/FPGA，甚至可以实现一个较大规模的、高性能的数字系统 即“片上系统”（SOC: SYSTEM ON A CHIP ） 或“片上可编程系统” （SOPC SYSTEM ON A PROGAMMABLE CHIP ） 减小数字设备的体积、重量和功耗，提高了系统的可靠性。 利用CPLD/FPGA设计数字系统，缩短研制周期，降低设计费用和投资风险（可以反复编程），特别适合于新产品的研制和小批量的生产。 CPLD/FPGA，现已成为设计和实现数字系统的重要方式。
2.CPLD ／ FPGA设计流程 原理图 综合 开发工具——MAX+PLUS Ⅱ （或VHDL文本编辑） 修改 逻辑综合器 FPGA/CPLD 器件和电路系统 逻辑综合器 FPGA/CPLD 适配 时序与功能 仿真 FPGA/CPLD 编程下载
3.下载芯片（编程） CPLD/FPGA适配板 或含CPLD/FPGA数字系统板 计算机打印口 下在电缆
适配口:CPLD/FPGA芯片与数字系统(电路)的连接端子,包括：电源、时钟，更多的是可编程的I/O口 4.部分适配板（含芯片）介绍 适配口 适配口:CPLD/FPGA芯片与数字系统(电路)的连接端子,包括：电源、时钟，更多的是可编程的I/O口 下载编程端口 IC座 CPLD：EPM7218LSC84，5千门
4.部分适配板（含芯片）介绍 CPLD：EPM7218LSC84，5千门
4.部分适配板（含芯片）介绍 FPGA：EPF10K30EEQ208，11.9万门
4.部分适配板（含芯片）介绍 EP1K100QC208，25.7万门
4.部分适配板（含芯片）介绍 适配口 下载编程端口 配置芯片(E2PROM) EP1K100QC208，25.7万门
4.部分适配板（含芯片）介绍 CPLD：ispLSI1048PQ128，8千门
5.图形输入及时序波形仿真 74162十进制计数器（同步清0）
5.图形输入及时序波形仿真 74LS162的时序仿真（一） 计数 进位 计数:r=1，ld=1，et=ep=1，cp上升沿有效，十进制计数(0-9) 进位信号:计数器计到9（q[3..0]=q3q2q1q0=1001）时,co=1 计数器回0时,co=0
5.图形输入及时序波形仿真 74LS162的时序仿真（二） 保持 同步清0 同步置数 清0:r=0，cp为↑，即同步清零，优先级别优于置数。 置数：r=1，ld=0， cp为↑，即同步置数(图中予置的是4) 保持：et与ep只要有一个为0(图中保持的是7)。
5.图形输入及时序波形仿真 60进制计数器 个位 同步计数器 只有计到59时,为1,其他时间均为0 当十位为5(q[7..3]=0101)时,且个位是9(c0=1)时,即计到59时,十位清0 十位
5.图形输入及时序波形仿真 60进制计数器的时序仿真（一） 60进制计数器的时序仿真（二） 十位(60)进位 个位向十位进位 将十位、个位 ”放在一起”显示
5.图形输入及时序波形仿真 分、秒计数器（两个60进制计数器“级联”） 小时进位 “分”总线命名 信号标注 “秒”总线命名 信号标注
5.图形输入及时序波形仿真 分、秒计数器的时序仿真（一） 分计数器 秒计数器 分、秒制计数器的时序仿真（二） 小时进位
6.图形输入及时序波形仿真演示 图形编辑 时序波形仿真
6.图形输入及时序波形仿真演示 图形输入及编辑 存盘:文件名不能存在跟目录下,不能有中文,项目名应与文件名相同。 建立波形文件,选择要观察的接点(输入和输出及内部的关键信号)。 编辑输入信号,仿真时间。 波形仿真。 波形仿真成功后，可将设计的电路生成“符号”，以后可以直接当作一个元件来调用。
7.CPLD ／ FPGA设计流程 原理图 综合 （或VHDL文本编辑） 修改 逻辑综合器 FPGA/CPLD 器件和电路系统 结构综合器 时序与功能 仿真 FPGA/CPLD 适配 FPGA/CPLD 编程下载
再见