计算机组成原理 武汉科技大学 计算机科学与技术学院 计算机科学与技术专业 计算机组成原理 武汉科技大学 计算机科学与技术学院

第六章 总线系统 本章内容 6.1 总线的概念和结构形态 6.2 总线接口 6.3 总线的仲裁、定时和数据传送模式 6.4 PCI总线 第六章　总线系统 本章内容 6.1  总线的概念和结构形态 6.2  总线接口 6.3  总线的仲裁、定时和数据传送模式 6.4　PCI总线 6.5　ISA总线和Future+总线

6.1  总线的概念和结构形态 6.1.1 总线的基本概念　　　　　　　　　 　总线(Bus)是构成计算机系统的互连机构，是多个系统功能部件之间进行数据传送的公共通路。 　　一个单处理器系统中的总线，大致分为三类： 　　(1)内部总线：CPU内部连接各寄存器及运算部件之间的总线。 　 (2)系统总线：CPU同计算机系统的其他高速功能部件，如存储器、通道等互相连接的总线。 　 (3)I/O总线：中、低速I/O设备之间互相连接的总线。

1.总线的特性 物理特性：指总线的物理连接方式，包括总线的根数，总线的插头、插座的形状，引脚线的排列方式等。 功能特性：描述总线中每一根线的功能。如： 地址总线(AB)—其宽度可表明地址空间范围 数据总线(DB)---其宽度可表明一次读写的二进制位数 控制总线(CB)--- 包括各种控制命令(如存储器读写、I/O读写)、请求信号与仲裁信号、中断请求与应答等。 电气特性：定义每一根线上信号的传递方向及有效电平范围。送入CPU的信号叫输入信号(IN)，从CPU发出的信号叫输出信号(OUT)。 时间特性:定义了每根线在什么时间有效。规定了总线上各信号有效的时序关系，CPU才能正确无误地使用。

2.总线的标准化--相同的指令系统，相同的功能，不同厂家生产的各功能部件在实现方法上几乎没有相同的，为了使各厂家生产的相同功能部件可以互换使用，就需要系统总线的标准化。 总线标准化的目的：各不同生产商生产的功能部件，可以相互兼容。 常用的标准总线：ISA 、 EISA 、VESA 、PCI ISA (Industry Standard Architecture) 工业标准结构 EISA (Extended Industry Standard Architecture) 扩展工业标准结构 VESA(Video Electronics Standard Association)视频电子标准协会 PCI(Periphery Connect Interface)外部设备连接接口

总线带宽：总线本身所能达到的最高传输速率，是衡量总线性能的重要指标，单位：兆字节每秒(MB/s)。 【例1】(1)某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，则总线带宽是多少? (2)如果一个总线周期中并行传送64位数据，总线时钟频率升为66MHz，则总线带宽是多少? [解] (1)设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D表示，根据定义可得 Dr = D/T = D×1/T = D×f =4B×33×1000000/s=132MB/s (2)64位=8B， Dr= D×f =8B×66×1000000/s=528MB/s

6.1.2 总线的连接方式 1.单总线结构--使用一条单一的系统总线来连接CPU、主存和I/O设备，叫做单总线结构。 6.1.2 总线的连接方式　 1.单总线结构--使用一条单一的系统总线来连接CPU、主存和I/O设备，叫做单总线结构。 　　此时要求连接到总线上的逻辑部件必须高速运行，以便在某些设备需要使用总线时能迅速获得总线控制权；而当不再使用总线时，能迅速放弃总线控制权。 　　(1)取指令：当CPU取一条指令时，首先把程序计数器PC中的地址同控制信息一起送至总线上。在“取指令”情况下的地址是主存地址,此时该地址所指定的主存单元的内容一定是一条指令，而且将被传送给CPU。 　　(2)传送数据：取出指令之后，CPU将检查操作码。操作码规定了对数据要执行什么操作，以及数据是流进CPU还是流出CPU。 　　(3)I/O操作：如果该指令地址字段对应的是外围设备地址，则外围设备译码器予以响应，从而在CPU和与该地址相对应的外围设备之间发生数据传送，而数据传送的方向由指令操作码决定。

　　(4)DMA操作: 某些外围设备也可以指定地址。 如果一个由外围设备指定的地址对应于一个主存单元，则主存予以响应，于是在主存和外设间将进行直接存储器传送(DMA)。 　　(5)单总线结构容易扩展成多CPU系统：这只要在系统总线上挂接多个CPU即可。

2.双总线结构 　　这种结构保持了单总线系统简单、易于扩充的优点，但又在CPU和主存之间专门设置了一组高速的存储总线，使CPU可通过专用总线与存储器交换信息，并减轻了系统总线的负担，同时主存仍可通过系统总线与外设之间实现DMA操作，而不必经过CPU。当然这种双总线系统以增加硬件为代价。

3.三总线结构 　　它是在双总线系统的基础上增加I/O总线形成的。  　　在DMA方式中，外设与存储器间直接交换数据而不经过CPU，从而减轻了CPU对数据输入输出的控制，而“通道”方式进一步提高了CPU的效率。通道实际上是一台具有特殊功能的处理器，又称为IOP(I/O处理器),它分担了一部分CPU的功能，以实现对外设的统一管理及外设与主存之间的数据传送。显然，由于增加了IOP，使整个系统的效率大大提高。然而这是以增加更多的硬件代价换来的。

6.1.3 总线结构对计算机系统性能的影响 1. 最大存储容量 在单总线系统中，最大主存容量必须小于由计算机字长所决定的可能的地址总数。 　 在单总线系统中，最大主存容量必须小于由计算机字长所决定的可能的地址总数。 　 在双总线系统中，对主存和外设进行存取的判断是利用各自的指令操作码。由于主存地址和外设地址出现于不同的总线上，所以存储容量不会受到外围设备多少的影响。 2 指令系统 　　在双总线系统中，CPU对存储总线和系统总线必须有不同的指令系统。  在单总线系统中，访问主存和I/O传送可使用相同的操作码，使用相同的指令，但它们使用不同的地址。

3 吞吐量 　　计算机系统的吞吐量是指流入、处理和流出系统的信息的速率。 它取决于信息能够多快地输入内存，CPU能够多快地取指令，数据能够多快地从内存取出或存入，以及所得结果能够多快地从内存送给一台外围设备。  　　 由于上述原因，采用双端口存储器可以增加主存的有效速度。

6.1.4 总线的内部结构 1. 早期总线—其内部结构如图所示，

特点：实际上是处理器芯片引脚的延伸，是处理器与I/O设备适配器的通道。这种简单的总线一般由50—100条线组成，这些线按其功能可分为三类：地址线、数据线和控制线。 缺点：简单总线结构的不足之处在于： 　　第一　CPU是总线上的唯一主控者。 　　第二　总线信号是CPU引脚信号的延伸，故总线结构紧密与CPU相关，通用性较差。 2. 当代流行的总线–-- 其内部结构如图 它是一些标准总线，追求与结构、CPU、技术无关的开发标准，并满足包括多个CPU在内的主控者环境需求。 　 　在当代总线结构中，CPU和它私有的cache一起作为一个模块与总线相连。系统中允许有多个这样的处理器模块。而总线控制器完成几个总线请求者之间的协调与仲裁。

整个总线分成如下四部分： (1) 数据传送总线： 由地址线、数据线、控制线组成。  (2) 仲裁总线： 包括总线请求线和总线授权线。 (3) 中断和同步总线：用于处理带优先级的中断操作，包括中断请求线和中断认可线。 (4) 公用线： 包括时钟信号线、电源线、地线、系统复位线以及加电或断电的时序信号线等。

6.1.5 总线结构实例 1. 总线的层次结构----大多数计算机采用了分层次的多总线结构。 1. 总线的层次结构----大多数计算机采用了分层次的多总线结构。 分层的好处：使速度相近的设备模块使用同一类总线。 速度差异较大的设备模块使用不同速度的总线。 2. pentium计算机主板的总线结构框图 CPU总线： 也称CPU—存储器总线， 它是一个64位数据线和32位地址线的同步总线。 总线时钟频率为66.6MHz(或60MHz)，CPU内部时钟是此时钟频率的倍频。此总线可连接4—128MB的主存。主存扩充容量是以内存条形式插入主板有关插座来实现的。CPU总线还接有L2级cache。主存控制器和cache控制器芯片用来管理CPU对主存和cache的存取操作。CPU是这条总线的主控者，但必要时可放弃总线控制权。

(2) PCI总线： 用于连接高速的I/O设备模块。 通过“桥”芯片，上面与更高速的CPU总线相连，下面与低速的ISA总线相接。PCI总线是一个32(或64位)的同步总线，32位(或64位)数据/地址线是同一组线，分时复用。总线时钟频率为33.3MHz，总线带宽是132MB/s。PCI总线采用集中式仲裁方式，有专用的PCI总线仲裁器。主板上一般有3个PCI总线扩充槽。 (3) ISA总线： pentium机使用该总线与低速I/O设备连接。主板上一般留有3—4个ISA总线扩充槽，以便使用各种16位/8位适配器卡。该总线支持7个DMA通道和15级可屏蔽硬件中断。另外，ISA总线控制逻辑还通过主板上的片级总线与实时钟/日历、ROM、键盘和鼠标控制器(8042微处理器)等芯片相连接。 　  CPU总线、PCI总线、ISA总线通过两个“桥”芯片连成整体。桥芯片在此起到了 信号速度缓冲、电平转换和控制协议的转换作用。通过桥将两类不同的总线“粘合”在一起的技术特别适合于系统的升级换代。pentium个人机总线系统中有一个核心逻辑芯片组，简称PCI芯片组，它包括主存控制器和cache控制器芯片、北桥芯片和南桥芯片。

6.2 总线接口 6.2.1 信息的传送方式 信息的编码：二进制数； 信息的表示：常用 的有两种 6.2  总线接口 6.2.1 信息的传送方式　　　　　　　　　　 　　信息的编码：二进制数； 信息的表示：常用 的有两种  信息的传输方式：串行传送、并行传送和分时传送。 系统总线上传送的信息必须采用并行传送方式。 1.串行传送 特点：传输线：一根； 信息的表示：脉冲方式 位顺序：先低位、后高位 位时间：由同步脉冲来体现； 对收发器的要求：传送器，有拆卸功能，即并-串转换； 接收器，有装配功能，即串-并转换。 主要优点：省线，适合远距离的信息传送。 用电位的高、低来表示 用脉冲的有、无来表示

　 串行传送的主要优点是只需要一条传输线，这一点对长距离传输显得特别重要，不管传送的数据量有多少，只需要一条传输线，成本比较低廉。

2.并行传送 特点：每一个数据位用一根传输线，以电位方式传送传输。 主要优点：速度快，适合近距离的传输。

3.分时传送  分时传送有两种概念。 　(1) 采用总线复用方式，某个传输线上既传送地址信息，又传送数据信息。为此必须划分时间片，以便在不同的时间间隔中完成传送地址和传送数据的任务。 　(2) 分时传送的另一种概念是共享总线的部件分时使用总线。

6.2.2 接口的基本概念 1. 什么是接口：接口即I/O设备适配器，具体指CPU和主存、外围设备之间通过总线进行连接的逻辑部件。 2. 接口的作用：接口部件在它动态连接的两个部件之间起着“转换器”的作用，以便实现彼此之间的信息传送。 3. 接口与CPU和外设的连接：为了使所有的外围设备能够兼容，并能在一起正确地工作，CPU规定了不同的信息传送控制方法。 一个标准接口可能连接一个设备，也可能连接多个设备。 　　CPU、接口和外围设备之间的连接关系演示

4. 典型的接口通常具有如下功能： (1).控制--接口靠程序的指令信息来控制外围设备的动作，如启动、关闭设备等。 (2).缓冲--接口在外围设备和计算机系统其他部件之间用作为一个缓冲器，以补偿各种设备在速度上的差异。 (3).状态--接口监视外围设备的工作状态并保存状态信息。状态信息包括数据“准备就绪”、“忙”、“错误”等等，供CPU询问外围设备时进行分析之用。 (4).转换--接口可以完成任何要求的数据转换，例如并－－串转换或串－－并转换，因此数据能在外围设备和CPU之间正确地进行传送。 (5).整理--接口可以完成一些特别的功能，例如在需要时可以修改字计数器或当前内存地址寄存器。 (6).程序中断--每当外围设备向CPU请求某种动作时，接口即发生一个中断请求信号到CPU。

适配器的两面性----必有两个接口： 　　一是和系统总线的接口，CPU和适配器的数据交换一定的是并行方式； 　　二是和外设的接口，适配器和外设的数据交换可能是并行方式，也可能是串行方式。根据外围设备供求串行数据或并行数据的方式不同，适配器分为串行数据接口和并行数据接口两大类。 【例2】 利用串行方式传送字符，每秒钟传送的比特(bit)位数常称为波特率。假设数据传送速率是120个字符/秒，每一个字符格式规定包含10个bit(起始位、停止位、8个数据位)，问传送的波特率是多少?每个bit占用的时间是多少? 【解】： 波特率为：10位×120/秒=1200波特 每个bit占用的时间Td是波特率的倒数： Td=1/1200=0.833×0.001s=0.833ms

6.3 总线的仲裁、定时和数据传送模式 6.3.1 总线的仲裁 主动 连接到总线上的功能模块有 和两种形态，如 CPU 被动 存储器 6.3  总线的仲裁、定时和数据传送模式 6.3.1 总线的仲裁　　　　　　　　　　 　　连接到总线上的功能模块有 和两种形态，如 主方可以启动一个总线周期，而从方只能响应主方的请求。 每次总线操作，只有一个主方占用总线控制权，但同一时间里可以有一个或多个从方。 除CPU外，I/O功能模块也可以提出总线请求。为了解决多个主设备同时竞争总线控制权，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。对多个主设备提出的占用总线请求，一般采用优先级或公平策略进行仲裁。 仲裁的依据：优先级、公平策略。 仲裁的方式：按总线仲裁电路的位置不同，可分为 主动 被动 CPU 存储器 集中式仲裁 分布式仲裁

1.集中式仲裁  集中式仲裁中每个功能模块有两条线连到中央仲裁器：一条是送往仲裁器的总线请求信号线BR，一条是仲裁器送出的总线授权信号线BG。  (1) 链式查询方式 　 链式查询方式的主要特点：总线授权信号BG串行地从一个I/O接口传送到下一个I/O接口。假如BG到达的接口无总线请求，则继续往下查询；假如BG到达的接口有总线请求，BG信号便不再往下查询，该I/O接口获得了总线控制权。离中央仲裁器最近的设备具有最高优先级，通过接口的优先级排队电路来实现。 　　链式查询方式的优点: 只用很少几根线就能按一定优先次序实现总线仲裁，很容易扩充设备。  链式查询方式的缺点: 对询问链的电路故障很敏感，如果第i个设备的接口中有关链的电路有故障，那么第i个以后的设备都不能进行工作。查询链的优先级是固定的，如果优先级高的设备出现频繁的请求时，优先级较低的设备可能长期不能使用总线。

(2)计数器定时查询方式 计数器定时查询方式的主要特点： 总线上的任一设备要求使用总线时，通过BR线发出总线请求。中央仲裁器接到请求信号以后，在BS线为“0”的情况下让计数器开始计数，计数值通过一组地址线发向各设备。每个设备接口都有一个设备地址判别电路，当地址线上的计数值与请求总线的设备地址相一致时，该设备 置“1”BS线，获得了总线使用权，此时中止计数查询。 计数器定时查询方式的优点: 每次计数可以从“0”开始，也可以从中止点开始。如果从“0”开始，各设备的优先次序与链式查询法相同，优先级的顺序是固定的。如果从中止点开始，则每个设备使用总线的优先级相等。所以优先级的设置比较灵活。 计数器定时查询方式的缺点: 线多，如果有2n个设备，则线需n根计数输出线，可见，这种优先级的灵活性是以增加线数为代价的。

(3)独立请求方式 　　独立请求方式的主要特点：每一个共享总线的设备均有一对总线请求线BRi和总线授权线BGi。当设备要求使用总线时，便发出该设备的请求信号。中央仲裁器中的排队电路决定首先响应哪个设备的请求，给设备以授权信号BGi。 　　独立请求方式的优点：响应时间快，确定优先响应的设备所花费的时间少，用不着一个设备接一个设备地查询。其次，对优先次序的控制相当灵活，可以预先固定也可以通过程序来改变优先次序；还可以用屏蔽(禁止)某个请求的办法，不响应来自无效设备的请求。 　　独立请求方式的缺点：线更多，如果有n个设备，则线需n根总线请求线和n根总线授权线。

2.分布式仲裁  特点：不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。 工作原理：当某一个或多个功能块有总线请求时，把它们唯一的仲裁号发送到共享的仲裁总线上，每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大，则它的总线请求不予响应，并撤消它的仲裁号。最后，获胜者的仲裁号保留在仲裁总线上。显然，分布式仲裁是以优先级仲裁策略为基础。

6.3.2 总线的定时  总线的一次信息传送过程，大致可分为如下五个阶段： 6.3.2  总线的定时　  总线的一次信息传送过程，大致可分为如下五个阶段： 　　请求总线，总线仲裁，寻址(目的地址)，信息传送，状态返回(或错误报告)  为了同步主方、从方的操作，必须制订定时协议。 　　定时：事件出现在总线上的时序关系。 1.同步定时 　　特点：事件出现在总线上的时刻由总线时钟信号来确定。 优点：由于采用了公共时钟，每个功能模块什么时候发送或接收信息都由统一时钟规定，因此，同步定时具有较高的传输频率。  适用场合：适用于总线长度较短、各功能模块存取时间比较接近的情况。

2.异步定时 特点：后一事件出现在总线上的时刻取决于前一事件的出现，即建立在应答式或互锁机制基础上。在这种系统中，不需要统一的共公时钟信号。总线周期的长度是可变的。 　 优点：异步定时的优点是总线周期长度可变，不把响应时间强加到功能模块上，因而允许快速和慢速的功能模块都能连接到同一总线上。但这以增加总线的复杂性和成本为代价。 　　读数据的同步时序和异步时序演示

【例3】 某CPU采用集中式仲裁方式，使用独立请求与菊花链查询相结合的二维总线控制结构。每一对请求线BRi和授权线BGi组成一对菊花链查询电路。每一根请求线可以被若干个传输速率接近的设备共享。当这些设备要求传送时通过BRi线向仲裁器发出请求，对应的BGi线则串行查询每个设备，从而确定哪个设备享有总线控制权。请分析说明演示图所示的总线仲裁时序图  【解】：从时序图看出，该总线采用异步定时协议。 　 当某个设备请求使用总线时，在该设备所属的请求线上发出申请信号BRi(1)。CPU按优先原则同意后给出授权信号BGi作为回答(2)。BGi链式查询各设备，并上升从设备回答SACK信号证实已收到BGi信号(3)。CPU接到SACK信号后下降BGi作为回答。(4)在总线“忙”标志BBSY为“0”情况该设备上升BBSY，表示该设备获得了总线控制权，成为控制总线的主设备(5)。在设备用完总线后，下降BBSY和SACK(6)，释放总线。 在上述选择主设备过程中，可能现行的主从设备正在进行传送。此时需等待现行传送结束，即现行主设备下降BBSY信号后(7)，新的主设备才能上升BBSY，获得总线控制权。

6.3.3 总线数据传送模式 当代的总线标准大都能支持以下四类模式的数据传送： 读、写操作 　　 当代的总线标准大都能支持以下四类模式的数据传送： 读、写操作 读操作是由从方到主方的数据传送；写操作是由主方到从方的数据传送。一般，主方先以一个总线周期发出命令和从方地址，经过一定的延时再开始数据传送总线周期。为了提高总线利用率，减少延时损失，主方完成寻址总线周期后可让出总线控制权，以使其他主方完成更紧迫的操作。然后再重新竞争总线，完成数据传送总线周期。 块传送操作 只需给出块的起始地址，然后对固定块长度的数据一个接一个地读出或写入。对于CPU(主方)、存储器(从方)而言的块传送，常称为猝发式传送，其块长一般固定为数据线宽度(存储器字长)的4倍。

写后读、读修改写操作 只给出地址一次，或进行先写后读操作，或进行先读后写操作。前者用于校验目的，后者用于多道程序系统中对共享存储资源的保护。这两种操作和猝发式操作一样，主方掌管总线直到整个操作完成。 广播、广集操作 　　一般而言，数据传送只在一个主方和一个从方之间进行。但有的总线允许一个主方对多个从方进行写操作，这种操作称为广播。与广播相反的操作称为广集，它将选定的多个从方数据在总线上完成AND或OR操作，用以检测多个中断源。 【例4】分析说明下图所示某CPU总线周期时序图。

读指令 读数据 写数据

[解]:十分明显，该总线系统采用同步定时协议。总线周期是在时钟信号CLK和CLK2定时下完成的，并与所有的机器周期保持时间上的同步。一个机器周期由2个CLK时钟周期组成(T1，T2节拍)。  机器周期1为读指令周期(W/R=0，D/C=0，M/IO=1)。在T1时间主方CPU送出ADS=0信号，表示总线上的地址及控制信号有效，在T2时间末尾，从方存储器读出指令并送到数据线D0—D31上，同时产生READY=0信号，通知CPU本次“读出”操作已完成。  机器周期2为读数据周期。除了D/C=1为高电平外，其余与机器周期1相同。  机器周期3为写数据周期。W/R=1，写入的数据由CPU输出到数据线D0—D31上。假如在一个机器周期内能完成写入操作，则在T2末尾由存储器产生READY=0信号。假如T2末尾尚未完成写入操作 (图中所示)，则READY=1，并将T2 延长一个时钟周期。CPU在后一个T2末尾检测READY=0，于是结束写入周期。T2可以多次延长，直到READY=0为止。读出周期也可按此方法处理。图中还示出总线 的空闲状态，空闲状态仅有一个Ti节拍。只要总线继续空闲，可以连续出现多个Ti节拍。

6.4　PCI总线 6.4.1多总线结构　　　　　　　　　　　　 　　 　　PCI是一个与处理器无关的高速外围总线，又是至关重要的层间总线。它采用同步时序协议 和集中式仲裁策略，并具有自动配置能力。典型的PCI总线结构框图演示 HOST总线 　　该总线有CPU总线、系统总线、主存总线等多种名称，各自反映总线功能的一个方面。这里称“宿主”总线，也许更全面，因为HOST总线不仅连接主存， 还可以连接多个CPU。 PCI总线 　　连接各种高速的PCI设备。PCI设备可以是主设备，也可以是从设备，或兼而有之。在PCI设备中不存在DMA的概念，这是因为PCI总线支持无限的猝发式传送。这样，传统总线上用DMA方式工作的设备移植到PCI总线上时，采用主设备工作方式即可。系统中允许有多条PCI总线，它们可以使用HOST桥与HOST总线相连，也可使用PCI/PCI桥与已和HOST总线相连的PCI总线相连，从而得以扩充整个系统的PCI总线负载能力。

LAGACY总线 　　可以是ISA，EISA，MCA等这类性能较低的传统总线，以便充分利用市场上丰富的适配器卡，支持中、低速I/O设备。 　　在PCI总线体系结构中有三种桥。桥连接两条总线，使彼此间相互通信。 桥又是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。  PCI总线的基本传输机制是猝发式传送，利用桥可以实现总线间的猝发式传送。写操作时，桥把上层总线的写周期先缓存起来，以后的时间再在下层总线上生成写周期， 即延迟写。读操作时，桥可早于上层总线，直接在下层总线上进行预读。无论延迟写和预读，桥的作用可使所有的存取都按CPU的需要出现在总线上。  由上可见，以桥连接实现的PCI总线结构具有很好的扩充性和兼容性，允许多条总线并行工作。它与处理器无关，不论HOST总线上是单CPU还是多CPU，也不论CPU是什么型号，只要有相应的HOST桥芯片(组)，就可与PCI总线相连。

6.4.2 PCI总线信号　　　　　　　　　　　 　　P.228表6.1列出了PCI标准2.0版的必备类信号名称及其功能描述。 总线周期类型由C/BE#线上的总线命令给出。总线周期长度由周期类型和FRAME#(帧)、IRDY#(主就绪)、IRDY#(目标就绪)、STOP#(停止)等信号控制。一个总线周期由一个地址期和一个或多个数据期组成。

6.4.3  总线周期类型 PCI总线周期由当前被授权的主设备发起。PCI支持任何主设备和从设备之间点到点的对等访问，也支持某些主设备的广播读写。 PCI总线周期类型由主设备在C/BE［3—0］线上送出的4位总线命令代码指明，被目标设备译码确认，然后主从双方协调配合完成指定的总线周期操作。4位代码组合可指定16种总线命令，但实际给出12种。 PCI总线命令类型如右表

存储器读/写总线周期 　　以猝发式传送为基本机制，一次猝发式传送总线周期通常由一个地址期和一个或几个数据周期组成。存储器读/写周期的解释，取决于PCI总线上的存储器控制器是否支持存储器/cache之间的PCI传输协议。如果支持，则存储器读/写一般是通过cache来进行；否则，是以数据块非缓存方式来传输。 存储器写和使无效周期 　　与存储器写周期的区别在于，前者不仅保证一个完整的cache行被写入，而且在总线上广播“无效”信息，命令其他cache中的同一行地址变为无效。

特殊周期 　　用于主设备将其信息(如状态信息)广播到多个目标方。 配置读/写周期 　　是PCI具有自动配置能力的体现。PCI有三个相互独立的物理地址空间，即存储器、I/O、配置空间。 双地址周期 　　用于主方指示它正在使用64位地址。

6.4.4 总线周期操作  下面以数据传送类的总线周期为代表，说明PCI总线周期的操作过程。 一个读操作总线周期时序示例 　　一个读操作总线周期时序示例 　　图中的环形箭头符号表示某信号线由一个设备驱动转换成另一设备驱动的过渡期，避免两个设备同时驱动一条信号线的冲突。 　我们看到，PCI总线周期的操作过程有如下特点： 　(1)采用同步时序协议。 总线上所有事件，即信号电平转换出现在时钟信号的下跳沿时刻，而对信号的采样出现在时钟信号的上跳沿时刻。 　(2)总线周期由被授权的主方启动，以帧FRAME#信号变为有效来指示一个总线周期的开始。 　(3)一个总线周期由一个地址期和一个或多个数据期组成。在地址期内除给出目标地址外， 还在C/BE#线上给出总线命令以指明总线周期类型。

(4)地址期为一个总线时钟周期，一个数据期在没有等待状态下也是一个时钟周期。一次数据传送是在挂钩信号IRDY#和TRDY#都有效情况下完成，任一信号无效(在时钟上跳沿被对方采样到)，都将加入等待状态。 (5)总线周期长度由主方确定。在总线周期期间FRAME#持续有效，但在最后一个数据期开始前撤除。由此可见，PCI的数据传送以猝发式传送为基本机制，且PCI具有无限制的猝发能力，猝发长度由主方确定，没有对猝发长度加以固定限制。 (6)主方启动一个总线周期时要求目标方确认。即在FRAME#变为有效和目标地址送上AD线 后，目标方在延迟一个时钟周期后必须以DEVSEL#信号有效予以响应。否则，主设备中止总线周期。 　(7)主方结束一个总线周期时不要求目标方确认。目标方采样到FRAME#信号已变为无效时，即知道下一数据传送是最后一个数据期。

6.4.5 总线仲裁 　 PCI总线采用集中式仲裁方式，每个PCI主设备都有独立的REQ#(总线请求)和GNT#(总线授权)两条 信号线与中央仲裁器相连。由中央仲裁器根据一定的算法对各主设备的申请进行仲裁，决定把总线使用权授予谁。但PCI标准并没有规定仲裁算法。  中央仲裁器不仅采样每个设备的REQ#信号线，而且采样公共的FRAME#和IRDY#信号线。因此，仲裁器清楚当前总线的使用状态：是处于空闲状态还是一个有效的总线周期。  PCI总线支持隐藏式仲裁。即在主设备A正在占用总线期间，中央仲裁器根据指定的算法裁决下一次总线的主方应为主设备B时，它可以使GNT#A无效而使GNT#B有效。隐藏式仲裁使裁决过程或在总线空闲期进行或在当前总线周期内进行，提高了总线利用率。  一个提出申请并被授权的主设备，应在FRAME#、IRDY#线已释放的条件下尽快开始新的总线周期操作。自FRAME#、IRDY#信号变为无效开始起，16个时钟周期内信号仍不变为有效，中央仲裁器认为被授权的主设备为“死设备”，并收回授权，以后也不再授权给该设备。

6.5 ISA总线和Future+总线 6.5.1 ISA总线 1.ISA总线的信号和I/O端口地址  为了利用市场上丰富的各类中、低速适配卡，如声卡、CD-ROM适配器、以太网卡等，一些微型机如pentium机主板上保留有ISA总线的插槽。ISA总线此时连接中、低速I/O设备，由PCI/ISA桥芯片提供对ISA总线的全面控制逻辑，包括中断和DMA控制。ISA总线的时钟频率典型值为8.33MHz。  ISA总线的每个插槽由一个长槽和一个短槽组成。长槽每列有31个引脚，编号为A1—A31和B1—B31；短槽每列有18个引脚，编号为C1—C18和D1—D18。ISA槽上的引脚信号定义参考文字教材。 使用ISA适配器卡时需特别关注I/O端口地址。 表6.5 ISA总线I/O端口地址的典型使用

2.即插即用ISA规范  即插即用简称PnP。就是说，新设备应只需简单的插入即可开始运行，不需要用户去拨动开关、插拔跳线以及复杂地安装软件来调整和重新配置系统。这意味着重新配置行为是自动完成的，并且对用户是透明的。  Intel和Microsoft联手提出了一个即插即用ISA规范，该规范定义了ISA总线适配器卡最小实现功能集。PnP ISA规范还不能做到识别什么样的适配器卡插在哪个槽的地理位置，但它已能读取和重新配置这种PnP卡的配置信息。而且它允许PnP ISA适配卡与老式的ISA总线适配器卡共存于系统中。

6.5.2 Futurebus+总线 　正在发展的Futurebus+总线标准是VME国际贸易协会、IEEE微处理机标准委员会等团体以及来自公司、大学的专家们协作开发的。其目标是开发一种真正开放的总线标准，使之能支持64位地址空间，64位、128位、256位数据传输，为下一代的多处理机系统提供一个稳定的平台。  　Futurebus+的重要意义在于，它很可能取代当代微处理机的总线策略。 Futurebus+是一个高性能的异步总线标准。其技术要求是： (1) 一个与结构、处理器、技术无关的开发标准。 (2) 基本上是一个异步数据定时协议。 (3) 允许采用可选的源-同步式协议，用来实现高速的块数据传送。 (4) 支持32位或64位寻址，数据线的长度动态可变，以满足不同带宽的要求。

(5)全分布式的并行仲裁协议及集中式仲裁协议，并支持线路交换式和分离业务协议。 (6)提供对容错和高可靠性系统的支持。 (7)提供对cache共享存储器的支持。 (8)提供一个兼容的消息传递定义。  Futurebus+总线是迄今为止最复杂的总线标准，覆盖了物理层和逻辑层。它既可用于CPU总线，也可用于高速外围总线而与PCI总线竞争。Futurebus+和PCI都支持很高的数据传输率，但PCI的总线物理范围较小，适合于低成本的小系统(如PC机)，而Futurebus+的目标是提供灵活和宽广的能力，以满足各类高性能系统的需求，适合于高成本的较大规模计算机系统。

本章要点 内部总线、系统总线、I/O总线的概念 地址总线、数据总线、控制总线的概念 总线的四种特性。 衡量总线性能的重要指标 衡量总线性能的重要指标　 当代流行的标准总线追求目标 信息的传输方式 接口的概念及其作用 集中式总线仲裁方式及不同方式的特点