第11章 触发器电路 教学内容 教学小结

二、教学内容 11.1 基本RS触发器（第1、2学时） 基本触发器又称为置0、置1触发器。它是构成各种功能触发器的最基本单元，所以也称为基本触发器。 1.电路结构 如图11.1所示是一个由两个与非门G1和G2交叉耦合所构成的基本触发器。图中Q和 既表示触发器的状态又是输出端； 是两个输入信号端。 上的小圆圈和字母上的“反号”，都表示输入信号低电平有效，即低电平表示有信号，高电平表示无信号。

(a)逻辑图 (b)逻辑符号 图11.1 与非门构成的基本RS触发器

2.工作原理 ①两个稳定状态： 基本触发器有两个稳定状态：0状态和1状态。通常把Q端的状态定义为触发器的状态，Q=0、 =1时，称为“0”状态；Q=1、 =0时，称为“1”状态。在没有输入信号即 =1、 ＝1时，如果触发器原来输出状态Q=0、 =1，由于G1输入全为1，则触发器输出端状态Q仍为0；同时，G2因Q=0则触发器输出端 仍为1。可见，触发器维持原来的0状态不变。同理可知，如果触发器原来状态Q=1，触发器仍维持原来的1状态不变。因此，当 =1、 ＝1时，两路输入信号都对触发器不起作用，触发器维持原来状态不变，又称为保持。

②接收信号过程： 当 =1、 ＝0时，如果触发器原来状态Q=1，因G1输入有0，则输出Q仍为1；而G2输入全为1，输出 仍然为0，即触发器状态Q仍然为1.如果触发器原来状态Q=0，因G1输入有0，则输出为1，即Q由0翻转为1；此时Q＝1和 ＝1，使G2输入全为1而输出为0，即 也由1翻转为0。可见，触发器原来状态无论是0还是1，当 =1、 ＝0时，都会使触发器状态置“1”。因此，称为置1（或置位）输入端。 当 =0、 ＝1时，如果触发器原来状态Q为1，因 ＝0，使G2输入有0，输出 为1，即 由原来的0翻转为1；此时G1输入全1而输出Q为0，即触发器状态Q由原来的1翻转为0。同理可知，如果原来状态Q为0，触发器状态Q仍然为0。可见，当 =0、 ＝1时，触发器状态置“0”。因此，称 为置0（或复位）输入端。

③不允许在 端同时有效加信号。 基本触发器不允许在 端同时加信号，即在输入端不允许 =0、 ＝0的情况。此时两个与非门G1和G2的输入都有0，输出Q和 都变为1，作为存储单元来说，这既不是0状态，又不是1状态，没有意义。而且当信号撤销时，即 =1、 ＝1时，触发器转换到什么状态不能确定，因此不允许 同时为低电平。 3. 真值表、波形图 由上面的分析可知由与非门构成的基本RS触发器的逻辑功能，用真值表形式来描述，如表4.1所示。

表11.1 由与非门构成的基本RS触发器的真值表 原来 状态 输入 输出 功能 说明 1 保持 置1 置0 不允许

4. 由或非门构成的基本RS触发器 如图4.3所示，是由两个或非门交叉耦合构成的基本RS触发器。 这种触发器的逻辑功能同与非门构成基本RS触发器相似，不同的是输入端信号为高电平时有效。在R和S全为0时，触发器保持原来的状态不变；在R和S有一端为1，另一端0时，触发器状态可以翻转，置0或置1；如果R和S同时为1时，Q和 都为0，这也是不允许的。所以，可得到由或非门构成基本RS触发器的真值表如表11.2所示。

原来 状态 输入 输出 功能 说明 R S 1 保持 置1 置0 不允许 (a)逻辑图 (b) 逻辑符号

11.2 钟控触发器 为了克服基本RS触发器直接控制的缺点，可以增加两个控制门和一个时钟脉冲控制信号，让输入信号经过控制门传送。这样，就构成了钟控触发器，其输出状态的变化就由时钟脉冲和输入信号来共同决定。通常由时钟脉冲来控制触发器的翻转时刻，而由输入信号来确定触发器的状态。 钟控触发器按逻辑功能来分类，可分为RS、D、JK等类型触发器，下面来分别讨论。

11.2.1 钟控RS触发器 如图11.4所示，是在基本RS触发器G1和G2基础上，增加两个时钟控制门G3和G4构成的钟控RS触发器的逻辑图，CP是钟控脉冲输入端，R、S是输入信号端。 图11.4　钟控RS触发器的逻辑图

在CP＝0时，钟控控制门G3、G4都因输入有0输出为1，使基本RS触发器的输入信号R＝S＝1，则触发器保持原来的状态不变。 在CP＝1时，钟控控制门G3和G4都开放，输入信号R、S通过G3、G4门，并且取“反”后分别加到基本触发器G1、G2的输入端 上，使输出状态跟随输入信号R、S的变化而改变。 由此可得到钟控RS触发器的真值表，如表11-3所示。在正常工作时，钟控RS触发器输入信号也应遵守RS＝0的约束条件。

表11-3 钟控RS触发器的真值表 注：表中的符号“×”表示可以任意取值，即可以为0也可以为1 原 来 状 态 钟控 CP 输 入 R S 原 来 状 态 钟控 CP 输 入 R S 功 能 说 明 1 × × 0 1 1 0 保 持 0 0 置 1 置 0 1 1 不允许 注：表中的符号“×”表示可以任意取值，即可以为0也可以为1

特性表： 在表4.3中，如果把钟控脉冲作用之前触发器的原来状态，称为现态，用Qn表示，把钟控脉冲作用之后触发器建立的状态，称为次态，用Qn+1表示，那么，可将真值表转换为另一种形式，称为触发器的特性表，如表4.4所示。通常，特性表只用来反映CP＝1时，在输入信号作用下Qn+1和Qn之间的逻辑转换关系，所以，表11－3真值表所示的前两行在特性表中可以省略；CP的状态取值也可以省略不写。

表11.4 钟控RS触发器的特性表 Qn R S Qn+1 功能 1 0 0 保 持 0 1 置 1 1 0 置 0 1 1 × 不允许

2 状态图： 触发器只有两个状态0和1，故状态图中用两个圆圈，并填入0、1数值，分别表示0状态和1状态；用带箭头的弧线（或直线）表示状态的转换情况，线上标明了输入信号R和S的取值，表示由现态转入次态的输入转换条件。特性表最后两行的输入情况是不允许出现的，所以状态图也不表示。由上述作状态图的规则可得钟控RS触发器的状态图如图4.5所示。

图11.5 钟控RS触发器的状态　 图11.6 钟控RS触发器的次态卡诺图 3 特性方程： 如果将表11.4转换为次态卡诺图，如图11.6所示。经化简后，可得到钟控RS触发器的特性方程式如下：

通过上面的分析我们知道，要描述触发器逻辑功能有特性表、状态图和特性方程等三种方法。它们的本质是一样的，都是表示触发器的状态变化，只要理解和掌握其中一种表示形式，就可以推导出其它形式。 4 钟控RS触发器的特点 优点：选通控制。时钟脉冲到来即CP=1时，触发器接收输入信号， CP=0时触发器被禁止。 缺点：CP=1期间，输入信号仍然直接控制着触发器输出端的状态； R、S之间仍然有约束。 下面我们通过一个例子来进一步熟习钟控RS触发器的逻辑功能：

11.2.2 D触发器 通过对RS触发器的分析可知RS触发器的R、S之间有约束的问题，为了解决这一问题，可将钟控RS触发器的R端经过一个非门与S端相接，形成了只有一个输入端D的触发器，如图11.8所示。它是由钟控RS触发器演变而来的，通过对逻辑图的分析很容易知道，无论D取0或1，都可以满足RS＝0的约束条件，从而避免了钟控RS触发器中状态不定问题的出现。

由11.5不难得出D触发器的特性方程为 Qn＋1＝D 下面我们再通过一个例子来熟习D触发器的特性： 功能 1 置0 置1 表11.5 D触发器的特性表 图11.9 D触发器的状态图 由11.5不难得出D触发器的特性方程为 Qn＋1＝D 下面我们再通过一个例子来熟习D触发器的特性：

11.2.3 JK触发器 在钟控RS触发器的基础上，增加两条反馈线，将触发器的输出端Q和 交叉反馈到钟控控制门的输入端所构成的,如图11.11所示是钟控JK触发的逻辑图。它是利用触发器两个输出状态Q和 互补的逻辑关系形成反馈，既能使触发器保持有两个输入端起作用，又能有效地解决在CP＝1时两个输入同时为1可能导致触发器状态不确定的问题。在这里我们把两个输入端分别叫做J和K，故称为JK触发器。

Q & & & & J CP K 图11.11　 JK触发器的逻辑图

由于JK触发器是由钟控RS触发器改进而成的，若将J和S对应，K和R对应，则JK触发器分别和RS触发器的置0、置1和保持这三种逻辑功能是相同的，前面已作了详细的分析，这里不再细述。在这里我们只重点分析当输入端为11时， JK触发器的状态变化。当输入端为11时，钟控RS触发器是不允许的，而JK触发器是允许的。如果JK触发器原来处于0状态（即Qn＝0、 ＝1），当JK＝11时，由于Qn ＝0的反馈输入，使G4输入全为1，输出为0，则触发器状态置1；如果触发器原来处于1状态，同样由于Qn ＝1和 ＝0的交叉反馈输入，则触发器状态置0。由分析我们可得到如下结论：输入JK为11时，在CP的作用下，触发器的次态总是和现态相“反”，即 ，这种情况称为计数翻转功能。下面我们来分析下JK触发器的特性表和状态图。

表11.6 JK触发器的特性表 图11.12 JK触发器的状态图 Qn J K Qn+1 功能 1 0 0 保 持 0 1 置 1 1 0 置 0 1 1 翻转  表11.6 JK触发器的特性表 图11.12 JK触发器的状态图

由表11.6所示的特性表可以画出JK触发器的次态卡诺图，如图4.13所示。

从触发器的波形图可以看出，任何时刻的输入波形，都可以找到对应的输出波形。因此，波形图也能反映触发器的逻辑功能；而且比较形象直观，但作图比较复杂。 目前生产的钟控触发器定型产品中只有JK触发器和D触发器两种，其他功能的触发器可以通过JK触发器或D触发器的输入端接上相应的转换电路来得到。 例如，将JK触发器的两个输入端J和K联接在一起作为一个输入端，用T表示，所构成的解发器称为T触发器。由J＝K=T代入JK触发器的特性方程，可得到 T触发器的特性方程为：

11.3 集成触发器 现代半导体制作工艺已经可以把一个或许多个触发器集成在一块芯片，构成集成触发器。 11.3 集成触发器 现代半导体制作工艺已经可以把一个或许多个触发器集成在一块芯片，构成集成触发器。 集成触发器多数是具有钟控控制的钟控触发器。钟控脉冲通常是周期性矩形波。矩形波由0变成1时，称为正边沿（或上升沿）；矩形波由1变成0时，称为负边沿（或下降沿）矩形波在“1”（或“0”）期间，称为高电平（或低电平）。 若按触发器钟控脉冲的触发方式分类，可分为电平触发器、主从触发器和边沿触发器等类型。 在实际应用中常用的触发器主要是主从触发器和边沿触发器，下面分别讨论几种集成触发器的触发方式及其特点。重点是主从触发器和边沿触发器。

11.3.1 电平触发器 在钟控脉冲为高电平（或低电平）时，触发器工作，这类触发器称为电平触发器。电平触发器与上述的钟控触发器具有相类似的电路结构。在钟控脉冲为高电平（或低电平）期间，电平触发器均接收输入信号，输入信号改变，触发器的状态就要发生相应的改变。在时序电路中，各触发器的输入一般是直接或间接至前级触发器的输出或 本身的输出上的，这样一来，在钟控脉冲的作用下，触发器的输入信号必须发生改变，这就可能引起触发器状态多次转变。

由于上述原因，电平触发器存在“空翻” 。所谓“空翻”就是在一个钟控脉冲的有效期间，触发器的状态发生了两次或两次以上的翻转。 下面我们通过一个例子来具体分析一下触发器“空翻”现象： 凡是采用电平触发方式的钟控触发器、都可能存在着空翻现象。“空翻”会造成触发器状态的不确定和系统工作混乱，这是不允许的。为避免空翻应尽量缩短CP＝1的宽度，但在实际中是很难达到的，因此，克服“空翻”的根本途径是改变触发器的触发方式。

11.3.2 主从触发器 主从触发器是由具有“主从结构”关系的主触发器构成的。它采用了主从触发方式（又称为双拍触发方式），即在同一个CP的作用下，分两个阶段来实现主、从触发器的触发。 现在以主从JK触发器为例来分析： 主从JK触发器由主触发器、从触发器和非门组成，如图114.16所示。图中G1～G4组成钟控RS触发器，称为从触发器；G5～G8组成钟控JK触发器，称为主触发器。

1.电 路 结 构 图11.16 主从JK触发器

钟控CP直接作用在主触发器的钟控控制门G7和G8上，属于电平触发方式。同时CP经非门G9取反后，作用在从触发器的钟控控制门G3和G4上。从触发器状态的翻转是在CP由“1”向“0”变化时才发生。可见，每一个CP脉冲对于主从触发器来说，是分为两个阶段进行触发。 2.工作原理 在CP＝1期间，主触发器接收JK输入信号，并根据JK取值情总决定主触发器的状态Q主；而从触发器被封锁，触发器维持原状态不变。 当CP由“1”向“0”变化（即负边沿）时，从触发器就跟随Q和 变化。此时，因CP＝0，主触发器的G7和G8被封锁，即使输入信号JK发生变化。主触发器也不接收，使Q主状态维持不变，由此也就克服了“空翻”现象。

3.主从JK触发器的一次变化问题 在主从JK触发器中，有两条从输出Q和 端反馈到输入的联线，因Q和 互补，反馈到输入后，必须封锁J、K中的一个输入端。由于主从J、K触发器仍然是在CP＝1期间上输入信号，若J、K中有一端引入干扰信号、则可能使主触发器所接收，但干扰信号消失后，触发器却不能恢复干扰前的状态。这称之为主JK触发器的一次变化问题。 由于主从JK触发器存在着一次变化问题，在CP＝1期间，必须确保J、K的输入状态保持不变。因此，使主从JK触发器的使用范围受到了一定限制。

11.3.3 边沿触发器 依据钟控脉冲触边沿的不同，可分为正边沿触发器和负边沿触发器，下面通过三种典型的边沿触发器来进行讨论。 1.维持阻塞正边沿D触发器 （1）电路结构 如11.18所示是维持阻塞正边沿D触发器。电路由六个与非门构成，其中G1、G2组成基本RS触发器，G3～G6组成控制门。CP端带有小三角符号，表示正边沿触发。

& G1 G3 G5 G2 G4 G6 1D C1 D CP D 图11.18 维持阻塞正边沿D触发器

（2）工作原理 在CP＝0期间，G3、G4被封锁，输出都为1，使基本触发器G1、G2保持原状态不变。这时，G5、G6跟随输入值D变化，G5＝ ，G6＝D。 当CP正边沿到来时，G3、G4开放。接收G5和G6的输出信号，G4＝ , G3=D。若D＝0，G3＝0，一方面使触发器状态置“0”；另一方面又经过③线反馈至G5的输入端，封锁G5（克服了空翻），使触发器输出状态维持0不变。在CP＝1期间。G5输出的“1”还通过线④反馈至G6的输入端，使G6输出为0，从而可靠地保证G4输出为“1”，阻止触发器状态可能向“1”翻转。 若D＝1，当CP为正边沿到达时，D＝1送入基本触发器，输出1状态。同时，通过线①来输出Q＝1；通过线②保证G3＝1，触发器在CP＝1期间不会翻转为0状态。

通过上来分析，我们可以得到如下结论: 维持阻塞D触发器在CP上升沿到达时，接收D输入信号，CP上升沿过后，D信号不起作用，即使D发生改变，触发器状态也不变，而保持上升沿到达时的D信号状态，因此，维持阻塞D 触发器是正边沿触发器。 下面我们通过一个例子来进一步加深对维持阻塞D 触发器特性的理解:

2.具有传输时间差负边沿JK触发器 （1）电路结构 : 具有传输时间差负边沿JK触发器。它的电路结构和主从触发器相似，由G1～G3和G4～G6组成从触发器，两个与非门G7和G8组成主接收门。 如图4.20所示。

& J K CP 1J 1K a) 逻辑图 b)逻辑符号 图11.20 具有传输时间差负边沿JK触发器

（2）工作原理: 这种触发器主接收门传输延迟时间大于从触发器的翻转时间。设JK＝10、Q＝0，在钟控脉冲CP作用后，触发器状态应由0翻转为1。下面按CP在一个周期内触发器的状态变化情况，分别讨论。 ① CP＝0期间，触发器状态不变。因为CP为低电平时，一方面封锁主接收门G7、G8，使其输出都为1，即J、K端输入信号变化对触发器的状态无影响；另一方面从触发器的G6和G2输出都为0，则触发器维持原来状态不变（即＝0）。

② CP＝1时，触发器态不变。当CP由0变1的瞬间，CP一方面直接作用于从触发器的G6和G2，使G6输出由0变为1，G2输出仍为0不变，即仍为0不变；另一方面CP也作用于G7和G8，由于G7和G8传输延迟时间较长，在CP为1的瞬间，G7（或G8 ）的状态尚不能改变， 所以触发器保持原来状态不变（即＝0）。 在CP＝1期间，起初因Q＝0，封锁了G8，阻止“K”变化对触发器 的影响，使G1的输出仍然为1；而 ＝1反馈给G5、G6和G7，使G6输 出仍为1，让触发器仍然保持0状态。当经过一个与非门的传输时间后，主接收门的G7输出变为0，使G5输出也变为0。但由于G6输出仍然为1， G5输出发生的变化并不会影响G4的输出，则触发器继续保持原来状态不变（即Q＝0）。

③ CP为负边沿时，触发器状态可变。当CP由1变0时，G6的输出也由1变为0，于是触发器输出状态Q便由G5的输出决定。此时G5、G6都输出0 ，所以或非门G4的Q由0翻转为1；而Q为1又反馈出给G3（和G2、G8）

使G3输出为1，则或非门G1的输出由1翻转为0。当然，CP由1变0也会作用于G7（或G8），欲使G7输出由0变为1来改变G5输出。但G7（或G8）需要一个与非门延迟时间后才能改变，故在CP为负边沿瞬间，G5输出尚不能改变（即仍为0状态），保证了触发器状态值是由CP负边沿到达之前的J信号所确定（即Q＝1），在经过一个与非门延迟时间后，G5虽变为1，但CP已经变成“0”了，触发器状态的翻转过程早已完成。所以，这时G5输出的“1”对触发器状态已无影响。 关于JK输入信号的其余三种情况，可以按上述相同的方法分析，这里不再重复。 可见，具有传输时间差负边沿JK触发器，其状态的翻转仅取决于CP负边沿到达前一时刻的JK值。故可克服空翻缺点，而且抗干扰能力强。 下面我们仍通过一个例子来使大家进一步理解具有传输时间差负边沿JK触发器的特性:

3.CMOS主从结构正边沿JK触发器 前面仅介绍了TTL集成触发器，鉴于CMOS电路具有微功耗、高输入阻抗、抗干扰能力强及价格低廉等独特优点，所以，具有记忆和存储功能的各种CMOS触发器也越来越普通地被应用。CMOS触发器普遍采用主从结构，下面以CC4027双JK触发器为例来讨论。   （1）电路结构 如图4.22所示是CC4027正边沿JK 触发器的逻辑原理图。其中主、从触发器结构相同，各由两个非门和两个传输门组成。主、从触发器直接构成CMOS正边沿D触发器。而正边沿JK触发器是在CMOS正边沿D触发器的基础上增加了输入转换电路构成的。 

图11.22 CC4027正边沿JK 触发器的逻辑原理图

（2）工作原理 先以正边沿D触发器为核心分析其逻辑功能。 ①CP＝0时，触发器状态不变。因为CP＝0时， ＝1，传输门TG1导通，TG2关断，主触发器开放，接收输入端D的数据，D信号经两次反相后到达Q主端，则Q主＝D。这时，Q主跟随D 端的状态变化。同时，传输门TG3也关断，从触发器被封锁使从触发器之间隔断联系；而传输门TG4导通，G3和G4通过TG4的反馈连接而形成自锁，所以，触发器输出状态保持不变。

②CP为正边沿时，触发器状态可变。当CP由0变1， 由1变0时，传输门TG2导通，使两个非门G1、G2通过TG2导通，使两个非门G1、G2 通过TG2建立起自锁，主触发器保持了CP正边沿到在前瞬间的D的输入值（即Q主＝D）；而传输门TG1关断，使输入信号D的变化不再影响主触发器的状态。同时，从触发器的传输门TG3的导通，使从触发器开放，将主触发器锁定的状态和 通过TG3和G3（反相）送到输出端，则

在CP＝1期间，主触发器被封锁，故不会产生一次变化问题和空翻。这种触发器在形式上是主从结构，但输出状态的转换只在CP的正边沿时发生，而且触发器所保持下来的状态仅取决于CP正边沿到达时的输入值，故触发方式属于正边沿触发。

。 11.3.4 触发器的异步输入端 集成钟控触发器除了钟控脉冲控制端、输入信号端和输出端之外，绝大多数的触发器还有两个异步输入端。其中，用于直接置0状态的异步输入端，称为异步置0（或复位）端，可用RD（或 ）表示；用于直接置1状态的异步输入端，称为异步置1（或置位）端，可用SD（或 ）表示。 下面以主从JK触发器为例进行讨论。 电路结构 如图11.23所示是具有异步输入端的主从JK触发器的逻辑符号。它是以主从JK触发器为主干电路，再加上直接置0端 和直接置1端 构成的。图中RD和SD用用小圆圈或字母上加“非”符号，表示低电平有效。

a)逻辑图 b)逻辑符号 图11.23 具有异步输入端的主从JK触发器

2.特性表 其特性表如表11.7所示。当 = =1时，触发器按JK功能正常工作，在CP和J、K信号的共同作用下，主从JK触发器能完成置0、置1、保持和置“反”功能。当 ＝0， ＝1，无论CP和J、K何值，无论CP和J、K为何值，主、从触发器由 ＝0直接强迫置1、即Q＝Q主＝1； 当 ＝1、 ＝0时，主、从触发器由 ＝0直接强迫置0，即Q＝Q主＝0；可见 和 作用是使触发器在任何时刻都被强迫置1或置0，而与当时的CP及JK输入信号都无关，故称为异步输入端。 和 相当于基本RS触发器的输入的作用，所以也要求遵守RDSD＝0的约束条件，避免触发器状态出现混乱。

表11.7 具有异步输入端的主从JK触发器特性表 J K Qn+1  功 能 1 ×  置位  复位  不允许  保持  置0  置1  翻转

本章小结 1、 触发器有两个基本性质，一是有两个稳态，二是可触发翻转。正是这两个基本性质，使触发器可以保持一位二进制数据，因此，又把触发器叫做记忆单元。 2、表4.9中的逻辑符号只画出正边沿触边器的一种常用符号，其他逻辑符号可在书中找到。 3、任何一种钟控触发器的输出状态都是由钟控和输入信号共同决定的。 特别需要指出，触发器的电路结构形式和逻辑功能是两个不同的概念，两者没有固定的对应关系。同一种逻辑功能的触发器可以用不同的电路结构来实现；同样，用同一种电路结构的触发器可以做成不同的逻辑功能。

课后作业 T11.1、在由与非门构成的基本触发器中，R与S端的输入电压波形如图所示，试画出输出端和的波形，设触发器初始状态为0。 T11.10、在维持阻塞正边沿D触发器中，已知CP和D的电压波形如图所示，试画出和的端的波形。设触发器初始状态为0。