題目:十六對一多工器 姓名:李國豪 學號:B

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1 題目:十六對一多工器 姓名:李國豪 學號:B09322001
VHDL邏輯設計 題目:十六對一多工器 姓名:李國豪 學號:B

2 目標＆原理 把十六條通道訊號,用四個選擇線,合成一條訊號輸出。
在數位系統中,我們需要將多條通道訊號合成一條訊號,以利傳送輸出,所以我們需要有選擇線,用它們來決定哪個輸入訊號可以送到輸出。

3 真值表

4 當選擇線S(3)S(2)S(1)S(0)為“0000”,輸出O為I0

5 VHDL程式碼 library ieee; use ieee.std_logic_1164.all; entity mux16_1 is
port( I: in std_logic_vector(15 downto 0); S: in std_logic_vector(3 downto 0); O: out std_logic); end; architecture main of mux16_1 is begin process(I,S) -- 處理輸入I, S

6 begin if S="0000" then O<=I(0); elsif S="0001" then O<=I(1); elsif S="0010" then O<=I(2); elsif S="0011" then O<=I(3); elsif S="0100" then O<=I(4); elsif S="0101" then O<=I(5); elsif S="0110" then O<=I(6); elsif S="0111" then O<=I(7); elsif S="1000" then O<=I(8); elsif S="1001" then O<=I(9); elsif S="1010" then O<=I(10); elsif S="1011" then O<=I(11); elsif S="1100" then O<=I(12); elsif S="1101" then O<=I(13); elsif S="1110" then O<=I(14); else O<=I(15); end if; end process; end main;

7 LATTICE使用 從 開始 程式集 Lattice Semiconductor 開啟檔案

8 新增一個Project 輸入檔名 選擇VHDL格式

9 1.選擇所要用的裝置(Device) 2.選ispLSI2032E 3.OK按下去

10 1.新增一個原始檔Source 3.OK 2.選擇VHDL Module格式

11 1.輸入檔名mux16_1 4.OK 2.實體名稱 3.結構名稱

12 編輯好之後存檔

13 跑看看程式碼有沒有錯誤

14 設定接腳

15 一一設定接腳 設定好之後存檔

16 1.搜尋Download Cable 2.燒錄至實驗板就完成了實驗

17 下載吧!

18 Synplify的使用 開一個Project 新的Project

19 開 NEW HDL File 把程式碼打好 儲存

20 1.加入檔案 2.選擇檔案 3.加入 4.OK

21 程式跑一遍 成功囉

22 閱覽電路圖