Digital Integrated Circuits A Design Perspective

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1 Digital Integrated Circuits A Design Perspective
EE141 Digital Integrated Circuits A Design Perspective Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolić Designing Combinational Logic Circuits

2 6.1 Introduction 记忆 Combinational （组合）vs. Sequential （时序）Logic
EE141 6.1 Introduction Combinational （组合）vs. Sequential （时序）Logic Combinational 任何时刻电路输出与当前输入信号间的关系服从某一布尔表达式 不存在任何从输出返回至输入的连接 记忆 Sequential 输出不仅与当前的输入数据有关，也与输入信号以前的值有关（一个或多个输出连回到某些输入来实现） Output = f ( In ) In, Previous In NAND NOR XOR Register Counter Memory

3 6.2 静态CMOS 静态电路中，每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上
任何时候，该门的输出即为该电路实现的布尔函数值（忽略在切换期间的瞬态效应） 动态电路则依赖于将信号值暂时存放在高阻抗节点的电容上。优点在于结构简单、速度快，但设计和工作较复杂，对噪声敏感 Complementary CMOS 互补CMOS Ratioed Logic 有比逻辑（伪NMOS和DCVSL） Pass Transistor Logic 传输管逻辑

4 6.2.1 Static Complementary CMOS 互补CMOS
EE141 6.2.1 Static Complementary CMOS 互补CMOS VDD 互斥方式工作！ In1 输出与VDD的通路 In2 PUN … InN 所有输入同时连到上拉和下拉网络 F(In1,In2,…InN) In1 In2 PDN … 输出与VSS的通路 InN One and only one of the networks (PUN or PDN) is conducting in steady state 稳态时输出为一低阻节点 PUN and PDN 构成的互补逻辑门

5 阈值损失 VDD VDD PUN PMOS only VDD 0  VDD 0  VDD - VTn VGS CL CL
EE141 阈值损失 VDD VDD PUN S D PMOS only VDD D S 0  VDD 0  VDD - VTn VGS CL CL NMOS only PDN VDD  0 VDD  |VTp| Why PMOS in PUN and NMOS in PDN … threshold drop NMOS transistors produce strong zeros; PMOS transistors generate strong ones VGS CL CL D S VDD S D

6 EE141 NMOS 的串联与并联 PMOS 的串联与并联

7 EE141 互补CMOS逻辑 对偶网络！！ 互补门本质上是反向的！！ 实现一个具有N输入的逻辑门所需要的晶体管数目为2N

8 EE141 Example Gate: 两输入NAND

9 EE141 Example Gate: NOR

10 1. 复合型互补CMOS 逻辑门 利用串联NMOS器件实现AND功能，用并联NMOS实现OR功能，构建下拉网络
EE141 1. 复合型互补CMOS 逻辑门 OUT = D + A • (B + C) D A B C 利用串联NMOS器件实现AND功能，用并联NMOS实现OR功能，构建下拉网络 Shown synthesis of pull up from pull down structure

11 EE141 构建复合逻辑门 OUT = D + A • (B + C) 下拉网络 通过识别子电路分层推导出上拉网络 完整的门

12 EE141 标准单元 2-input NAND gate 2-input NAND gate V DD A B Out GND

13 2. Stick Diagrams（棍棒图）P233-
EE141 2. Stick Diagrams（棍棒图）P233- A Out V DD GND B 不包含尺寸信息 仅代表晶体管的相对位置 V DD V DD 反相器 NAND2 Out Out In A B GND GND

14 两种 C • (A + B) C A B X = C • (A + B) i j A C B A B C VDD VDD X X GND
EE141 两种 C • (A + B) C A B X = C • (A + B) i j A C B A B C VDD VDD X X Line of diffusion layout – abutting source-drain connections Note crossover eliminated by A B C ordering GND GND

15 欧拉路径 Logic Graph C A B X = C • (A + B) i j j VDD X i GND A B C PUN PDN
EE141 欧拉路径 C A B X = C • (A + B) i j Logic Graph j VDD X i GND A B C PUN PDN Systematic approach to derive order of input signal wires so gate can be laid out to minimize area Note PUN and PDN are duals (parallel <-> series) Vertices are nodes (signals) of circuit, VDD, X, GND and edges are transitions B C

16 OAI22 Logic Graph X PUN A C D C B D VDD X X = (A+B)•(C+D) C D B A A B
EE141 OAI22 Logic Graph X PUN A C D C B D VDD X X = (A+B)•(C+D) C D B A A B PDN A GND B C D

17 EE141 Example: x = ab+cd

18 3. 互补CMOS静态特性：NAND2 VTC与门数据输入格式有关 体偏置效应：VTnA>VTnB
A=B=01 B=01, A=1 A=01, B=1 M2 int M1 体偏置效应：VTnA>VTnB ⅰ与ⅱ,ⅲ不同, A和B均导通意味着较强的上拉, A或B只有一个导通，削弱了这种效应, 使得 VTC曲线左移

19 4. 开关延时模型 VDD (W/L) 等效RC电路 Req A A CL B Rn A Rp Cint A Rp A Rp B Rp A
EE141 4. 开关延时模型 VDD (W/L) Req A A CL B Rn A Rp Cint A Rp A Rp B Rp A Rn CL Cint A Rn CL Note capacitance on the internal node – due to the source grain of the two fets in series and the overlap gate capacitances of the two fets in series INV 内部节点电容 NAND2 等效RC电路 NOR2

20 NAND2: 输入对延时的影响 延时取决于输入数据模式 0 1 1 0 输入均为“0” 一个输入为“0” 输入均为“1” Rp
EE141 NAND2: 输入对延时的影响 延时取决于输入数据模式 输入均为“0” delay ： 0.69 (Rp/2) CL 一个输入为“0” delay ： 0.69 Rp CL 输入均为“1” delay ： 0.69 (2Rn )CL CL A Rn Rp B Cint

21 5. 互补CMOS门的传播延时：EXAMP 6.3 同时对 CL and Cint 充电 A=B=10 A=1,B=10
EE141 5. 互补CMOS门的传播延时：EXAMP 6.3 Input Data Pattern Delay (psec) A=B=01 69 A=1, B=01 62 A= 01, B=1 50 A=B=10 35 A=1, B=10 76 A= 10, B=1 57 A=B=10 A=1,B=10 Voltage [V] A=10, B=1 Gate sizing should result in approximately equal worst case rise and fall times. Reason for difference in the last two delays is due to internal node capacitance of the pulldown stack. When A transitions, the pullup only has to charge CL; when A=1 and B transitions pullup have to charge up both CL and Cint. For high to low transitions (first three cases) delay depends on state of internal node. Worst case happens when internal node is charged up to VDD – VTn. Conclusions: Estimates of delay can be fairly complex – have to consider internal node capacitances and the data patterns. time [ps] NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25 m CL = 100 fF 同时对 CL and Cint 充电

22 6. 晶体管尺寸缩放 NAND比 NOR 速度快 NOR NAND
EE141 6. 晶体管尺寸缩放 NAND比 NOR 速度快 确定NOR门的尺寸，使其延时近似等于具有以下尺寸的INV CL B Rn A Rp Cint B Rp A Rn CL Cint 6 3 2 1 Assumes Rp = Rn NOR NAND INV: NMOS 0.5um/0.25um (1) ; PMOS 1.5um/0.25um (3)

23 Complex CMOS Gate INV: NMOS 0.5um/0.25um (1) ; PMOS 1.5um/0.25um (3) A
EE141 Complex CMOS Gate A B 12 6 6 C 12 D 6 OUT = D + A • (B + C) A 2 D 1 For class lecture. Red sizing assuming Rp = Rn Follow short path first; note PMOS for C and B 4 rather than 3 – average in pull-up chain of three – (4+4+2)/3 = 3 Also note structure of pull-up and pull-down to minimize diffusion cap at output (e.g., single PMOS drain connected to output) Green for symmetric response and for performance (where Rn = 3 Rp) Sizing rules of thumb PMOS = 3 * NMOS 1 in series = 1 2 in series = 2 3 in series = 3 etc. B 2 C 2 INV: NMOS 0.5um/0.25um (1) ; PMOS 1.5um/0.25um (3)

24 7. 扇入/扇出问题 如A=B=C=1，D=0->1 分布式RC模型 (Elmore delay) 假设NMOS具有相同尺寸
EE141 7. 扇入/扇出问题 A B C D 大扇入逻辑门：内部节点电容很重要 CL A M4 如A=B=C=1，D=0->1 C3 B M3 分布式RC模型 (Elmore delay) 假设NMOS具有相同尺寸 tpHL = 0.69 Reqn(C1+2C2+3C3+4CL) 传输延时随扇入增加迅速增大 C2 C M2 C1 D M1 While output capacitance makes full swing transition (from VDD to 0), internal nodes only transition from VDD-VTn to GND C1, C2, C3 on the order of 0.85 fF for W/L of 0.5/0.25 NMOS and 0.375/0.25 PMOS CL of 3.2 fF with no output load (all diffusion capacitance – intrinsic capacitance of the gate itself). To give a 80.3 psec tpHL (simulated as 86 psec) 出现在所有项中，最小化延时时很重要

25 tp as a Function of Fan-In
EE141 tp as a Function of Fan-In tpLH tp (psec) fan-in tpHL quadratic linear tp Fixed fan-out (NMOS 0.5 micrcon, PMOS 1.5 micron) tpLH increases linearly due to the linearly increasing value of the diffusion capacitance tpHL increase quadratically due to the simultaneous incrase in pull-down resistance and internal capacitance 避免扇入数大于4.

26 tp as a Function of Fan-Out (扇出)
EE141 tp as a Function of Fan-Out (扇出) 所有的门都具有相同的驱动电流 tpNOR2 tpNAND2 tpINV tp (psec) slope is a function of the driving strength 斜率是“驱动强度”的函数 等效扇出

27 tp 与扇入/输出的关系 随着扇入数的增加，互补CMOS逻辑类型会出现两个主要问题：
EE141 tp 与扇入/输出的关系 随着扇入数的增加，互补CMOS逻辑类型会出现两个主要问题： 实现一个有N个输入的门需要的晶体管数目为2N，明显加大面积； 传播延时随扇入数迅速增加（最坏情况下，门的无负载本征延时是扇入数的二次函数） 晶体管数目的增大增加了门的总电容，对一个N输入的门，本征电容随扇入线性增加；如NAND门，连至输出节点的PMOS器件数线性增加，导致门的L->H延时将随扇入数线性增加----因为电容虽然线性增加，但上拉电阻保持不变； PUN或PDN中晶体管的串联会使门进一步减慢。如NAND门PDN中串联NMOS构成的分布RC网络所带来的延时与串联链中元件数目成平方关系； a1 term is for parallel chain, a2 term is for serial chain, a3 is fan-out

28 8. 复合门速度优化: Design Technique 1
Transistor sizing 调整晶体管尺寸 降低串联器件的电阻，减小时间常数 晶体管尺寸的增加会产生较大的寄生电容：增加门延时，成为前级较大负载 只有当负载以扇出为主时放大尺寸才起作用

29 Design Technique 2 逐级放大晶体管尺寸 分布式RC , size
EE141 Design Technique 2 逐级放大晶体管尺寸 分布式RC , size M1 > M2 > M3 > … > MN (距地最近的MOS电阻最小) CL InN MN C3 In3 M3 C2 M1 have to carry the discharge current from M2, M3, … MN and CL so make it the largest MN only has to discharge the current from MN (no internal capacitances) In2 可降低延时20% M2 C1 In1 M1

30 Design Technique 3 重新安排输入: 复杂组合逻辑块中，一些信号可能比其它一些信号更重要 critical path
EE141 Design Technique 3 重新安排输入: 复杂组合逻辑块中，一些信号可能比其它一些信号更重要 critical path critical path 01 CL CL charged charged 1 In1 In3 M3 M3 1 C2 1 C2 In2 In2 M2 discharged M2 charged 1 C1 C1 In3 discharged In1 charged M1 For lecture. Critical input is latest arriving signal Place latest arriving signal (critical path) closest to the output M1 01 delay determined by time to discharge CL, C1 and C2 delay determined by time to discharge CL

31 Design Technique 4 重组逻辑结构: 减小扇入数 变换逻辑方程的形式可能降低对扇入的要求，减少门的延时
EE141 Design Technique 4 重组逻辑结构: 减小扇入数 变换逻辑方程的形式可能降低对扇入的要求，减少门的延时 F = ABCDEFGH Reduced fan-in -> deeper logic depth Reduction in fan-in offsets, by far, the extra delay incurred by the NOR gate (second configuration). Only simulation will tell which of the last two configurations is faster, lower power

32 Design Technique 5 插入缓冲器隔离扇入和扇出 CL CL EE141
Reduce CL on large fan-in gates, especially for large CL, and size the inverters progressively to handle the CL more effectively

33 6.1 利用互补对称CMOS实现 确定晶体管尺寸，使复合逻辑门的输出阻抗与采用NMOS W/L=2 和PMOS W/L=6 的反相器输出阻抗相同 那种（哪些）输入组合会产生最差和最好的上拉与下拉阻抗？ 6.2 利用不超过10个MOS器件构成互补性CMOS电路实现下述逻辑方程

34 CMOS复合电路的逻辑功能是什么？确定NMOS 和PMOS的尺寸，使输出阻抗与以下尺寸反相器相同
何种输入组合会产生最差的tpHL和tpLH？详细说明初始输入状态，以及哪个输入的转换会产生最大延时（考虑内部节点电容）

35 4. A．两个电路的逻辑功能是否相同？如果相同，逻辑是什么？如果不是，给出两个电路的逻辑方程 Ｂ．两个电路的输出电阻是否总是相同？ Ｃ．两个电路的上升时间和下降时间是否总是相同？为什么？

36 7. Optimizition: 调整逻辑路径提高速度
EE141 7. Optimizition: 调整逻辑路径提高速度 当逻辑链路驱动一个0.5pF的电容负载 如何确定路径中器件的尺寸获得最快的速度? 对于反相器链已有解决方案，可否推广至复合逻辑门链路?

37 (1) 开关时间 tpLH tpHL P tp=0.69Req(Cint+Cext)

38 单位尺寸晶体管.

39 反相器尺寸变化-----最小尺寸反相器

40 NAND2

41 尺寸放大m倍的N输入NAND门 tf0

42 NOR gate

43 尺寸放大m倍的N输入NOR门 tr0

44 Example: Delay time 不同的输入产生不同的延时

45 （2） 逻辑努力 In Out CL 1 2 N (in units of tinv)
EE141 （2） 逻辑努力 In Out CL 1 2 N (in units of tinv) p：复合门与简单反相器的本征（即无负载）延时的比，与门的拓扑结构和版图样式有关。反相器 p=1 g：逻辑努力 对于给定级数N，使延时最小: Ci+1/Ci = Ci/Ci-1 级数 N: Ci+1/Ci ~ 4 如何将其扩展到任意逻辑门？

46 逻辑努力中的参考反相器 Logical effort g：一个逻辑门的输入电容同一个与其具有相同输出电流的反相器的输入电容的比值
Cref: 参考反相器输入电容

47 对于参考尺寸反相器 Since So Logic effort 可被应用于不同类型的CMOS逻辑门, 帮助估算延迟时间, 确定最小延时的范围

48 对称的 NAND & NOR 门 对称性设计要求: Rn=Rp=Rref

49 For NAND2 For a n input NAND with r ratio

50 For NOR2 For a n input NOR gate

51 Logical Effort r=2 B g = 4/3 g = 5/3 g = 1 V V V 2 A 2 B 2 B 4 F F A 4
EE141 Logical Effort r=2 V V V DD DD DD B 2 A 2 B 2 B 4 F F A 4 A 2 F A 1 A 1 B 1 B 2 Inverter 2-input NAND 2-input NOR g = 1 g = 4/3 g = 5/3

52 EE141 Logical Effort r=2 From Sutherland, Sproull

53 逻辑努力 静态CMOS门中，反相器具有最小的逻辑努力和本征延时 一个门的逻辑努力代表它的输入电容与具有相同驱动能力反相器输入电容的比值
门的逻辑努力会随逻辑的复杂性增加而增加

54 （3）Electrical Effort 电气努力
对于1X 反相器的延迟 电路的绝对延迟时间：

55 假设反相器尺寸放大数 S>1 电阻 寄生电容

56 If Then intrinsic delay 延时与Cp相关 单位延时

57 2-Stage inverter chain. Total route delay

58 Path electrical effort 路径的电气努力
Since To minimize the path delay

59 P1 and P2 are constant, so f1=f2

60 （4）逻辑门延时 Gate delay: d = h + p intrinsic delay 本征延迟 effort delay 门努力
EE141 （4）逻辑门延时 Gate delay: d = h + p intrinsic delay 本征延迟 effort delay 门努力 Effort delay: gate effort 门努力 h = g f logical effort effective fanout = Cout/Cin Logical effort is a function of topology, independent of sizing 逻辑努力是拓扑结构的函数，与尺寸无关 Effective fanout (electrical effort) is a function of load/gate size 电气努力是负载/门尺寸比值的函数

61 直线的斜率-门的逻辑努力 d = gf + p 可通过调整等效扇出，即调整晶体管的尺寸，或通过选择具有不同逻辑努力的逻辑门来调整延时
EE141 直线的斜率-门的逻辑努力 d = gf + p 可通过调整等效扇出，即调整晶体管的尺寸，或通过选择具有不同逻辑努力的逻辑门来调整延时 t pNAND g = 4/3 p = 2 d = (4/3)f+2 pINV t Normalized delay (d) g = 1 p = 1 d = f+1 F(Fan-in) 1 2 3 4 5 6 7 Fan-out (f) 一个反相器及一个两输入NAND门的延时与扇出的关系

62 门的逻辑努力

63 Path logical effort 路径逻辑努力: G
Path electrical effort 路径电气努力: F

64 Gate effort 路径门努力: H 对每一级逻辑门有

65 EE141 分支努力 Branching effort: Coff-path Con-path 如果路径没有分支 b=1，否则

66 第一级分支努力 第二级分支努力

67 多级网络 Stage effort: hi = gifi
Path electrical effort 路径电气努力: F = Cout/Cin Path logical effort 路径逻辑努力: G = g1g2…gN Branching effort 路径分支努力: B = b1b2…bN Path effort 总路径努力: H = GFB Path delay 总路径延迟： D = Sdi = Spi + Shi

68 Optimum Effort per Stage 每级最优尺寸
EE141 Optimum Effort per Stage 每级最优尺寸 当每一级具有相同的门努力: Stage efforts: g1f1 = g2f2 = … = gNfN 每级的等效扇出: 最小的路径延迟： 最佳门努力

69 Example: Optimize Path
EE141 Example: Optimize Path C4 r=2 C1 C3 C2 g = 1 f = a g = 5/3 f = b/a g = 5/3 f = c/b g = 1 f = 5/c F =CL/Cg1= G = 1×(5/3) ×(5/3) ×1=25/9 H = 125/9 = ( B=1 ) h = H1/4=1.93 f1=1.93 f2=h/g2=1.16 f3=h/g3=1.16 f4=1.93 C1=CGn(1+r) a =C2 = 1.93=S2CGn(3+r) b =C3 = f2a = 2.23=S3CGn(1+2r) c = C4 = f3b= 5/f4 = 2.59=S4CGn(1+r)

70 已知： C4=500fF C1=20fF ，输入电容为CGn
确定C2和C3的尺寸因子S2、 S3使路径延时最小

71 EE141 Summary Sutherland, Sproull Harris

72 Ratioed Logic

73 Ratioed Logic 有比逻辑 2N N+1 目标: 相比于互补性CMOS逻辑，以稳定性和额外功耗为代价，减少所 需晶体管的数目 V
EE141 Ratioed Logic 有比逻辑 2N N+1 V V DD DD Resistive PMOS Load R Load L V SS F F In In 1 1 In PDN In PDN 2 2 In In 3 3 V V SS SS 一般情形 (a) resistive load (b) pseudo-NMOS 伪NMOS 目标: 相比于互补性CMOS逻辑，以稳定性和额外功耗为代价，减少所 需晶体管的数目

74 Ratioed Logic 有比逻辑：输出端的电压摆幅及门的总体功能取决于 NMOS和PMOS的尺寸比
EE141 Ratioed Logic 负载相对于下拉器件的尺寸可以用来调整噪声容限、传播延时和功耗等参数 非对称响应 静态功耗 有比逻辑：输出端的电压摆幅及门的总体功能取决于 NMOS和PMOS的尺寸比

75 传输特性：Active Loads 若 为使VOL尽可能地小，PMOS器件尺寸应当明显小于NMOS下拉器件尺寸
EE141 传输特性：Active Loads V DD SS PDN In 1 2 3 F PMOS Load pseudo-NMOS 速度饱和 若 为使VOL尽可能地小，PMOS器件尺寸应当明显小于NMOS下拉器件尺寸 会对充电输出节点的传播延时产生负面影响，限制了PMOS器件能够提供的电流。 线性状态

76 Pseudo-NMOS VTC 伪NMOS反相器
EE141 Pseudo-NMOS VTC 伪NMOS反相器 EXAP6.7 表6.9：额定输出电压(VOL)、静态功耗及由低至高的传播延时 V DD SS PDN In 1 2 3 F PMOS Load 0.0 0.5 1.0 1.5 2.0 2.5 3.0 V in [V] o u t W/L p = 4 = 2 = 1 = 0.25 = 0.5 动态和静态性能之间的相互制约 V DD A B C D F L NAND 优势：可应用于大扇入电路

77 提高负载 差分串联电压开关逻辑 Differential Cascode Voltage Switch Logic (DCVSL)
EE141 提高负载 目标：建立一个能够消除静态电流和提供全电压摆幅的有比逻辑方式 利用：差分逻辑&正反馈 差分门： 每一个输入都具有互补的形式，同时它也产生互补的输出。 V DD SS PDN1 Out PDN2 A B M1 M2 Differential Cascode Voltage Switch Logic (DCVSL) 正反馈： 在不需要负载器件时将其关断。 差分串联电压开关逻辑

78 差分串联电压开关逻辑 PDN1和PDN2互斥 V DD SS PDN1 Out PDN2 A B M1 M2 Differential Cascode Voltage Switch Logic (DCVSL) 设对于给定一组输入： PDN1导通，PDN2不导通 (初始)OUT高电平，OUT低电平 M2，PDN2关断，OUT高阻 PDN1强度需使OUT低于 M2导通，OUT充电 M1关断 ,OUT放电 1 1 VSW=VDD 稳态时，任何一边的下拉网络和相应PMOS负载不会同时导通 消除静态功耗 翻转期间有短路电流功耗

79 EE141 DCVSL Example 6.8 Vout<VDD-VTp时 =AB =AB OUT充电至VDD

80 DCVSL 瞬态响应 Vout Vout A B A B A , B A,B 0.2 0.4 0.6 0.8 1.0 -0.5 0.5
EE141 DCVSL 瞬态响应 0.2 0.4 0.6 0.8 1.0 -0.5 0.5 1.5 2.5 Vout A B [V] e g A B a t o l V A , B Vout A,B Time [ns]

81 DCVSL门提供差分输出，输出信号和反信号可同时使用（节省了额外的反相器来产生互补信号）
实现复杂功能所需门数目减小一半 避免了由于增加反相器引起的时差问题 问题： 使需要布线的导线数量加倍，增加电路设计的复杂性 动态功耗较高

82 Pass-Transistor Logic 传输管逻辑

83 Example: AND Gate A B F 1 4 transistors Including B inverter
EE141 Example: AND Gate 4 transistors Including B inverter A B F 1 降低电容 CMOS: 6 transistors 通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管数目

84 1. Pass-Transistor Logic
EE141 1. Pass-Transistor Logic 通过允许原始输入驱动栅端和源-漏端以减少实现逻辑所需要的晶体管数目 B Out A Switch s Out t u p Network B n I B V B does not pull up to 2.5V, but 2.5V - TN 上拉电平受限 Threshold voltage loss causes static power consumption NMOS has higher threshold than PMOS (body effect)

85 EXP: NMOS-Only Logic: 传输管电压摆幅
EE141 EXP: NMOS-Only Logic: 传输管电压摆幅 VDD=2.5V 3.0 1.8V≈VDD-VTn In 体效应：VSB Out 2.0 [V] x V DD I n Out x 0.5 m m/0.25 1.5 e g a t l o V D S 1.0 0.0 0.5 1 1.5 2 Time [ns]

86 不能将一个传输管的输出接到另一个传输管的输入来实现传输管门的串联
B C B Out x M1 C M2 Y M2 x A A Y M1 Out Y=VDD-VTn1-VTn2 Y=VDD-VTn1

87 EXP: 传输管NAND门的VTC与数据相关
0.5 m m/0.25 1.25 Vout B 2 B=VDD,A=0->VDD A 0.5 m m/0.25 B F = AB 1 A=VDD,B=0->VDD A=0=0->VDD Vin 0.5 m m/0.25 1 2 输出跟随输入A（至VDD-VTn时截止） B=VDD,A=0->VDD 下面的传输管导通->截止，输出由0->VDD-VTn A=VDD,B=0->VDD

88 一个纯传输门不能使信号再生，经过多级传输后，信号会逐渐减弱。
可通过间或插入一个CMOS反相器来弥补，使传输管门的VTC与CMOS门类似 由于减小了电压摆幅，传输管需要较少的开关能量来充电一个节点。充电一个传输管的输出从电源获取的能量为：

89 2. 差分传输管逻辑（CPL or DPL） 接受真输入及其互补输入并产生真输出及其互补输出 总存在互补的数据输入和输出 静态门：
EE141 2. 差分传输管逻辑（CPL or DPL） 接受真输入及其互补输入并产生真输出及其互补输出 总存在互补的数据输入和输出 静态门： 输入通过低阻路径连GND或VDD 模块化设计 F Pass-Transistor Network A B Inverse (a) B B B B B B A A A B F=AB B F=A+B A F=A ÅB (b) A A A B F = AB B F = A+B A F = A ÅB AND/NAND OR/NOR EXOR/NEXOR

90 稳定有效的传输管设计 Solution1: 电平恢复器
EE141 稳定有效的传输管设计 Solution1: 电平恢复器 差分传输管逻辑也存在静态功耗和噪声容限降低的问题（VDD-VTn） 初始: X=0 Mr off B=VDD A=0 V DD V Level Restorer DD 消除了反相器中的静态功耗 M r B M 2 X A M n Out 0->VDD 0 to VDD-VTn x to VDD M VDD to 0 1 • Advantage: Full Swing • Ratio problem • Restorer adds capacitance, takes away pull down current at X

91 while pass trans intends to pull x to VDD
Level Restorer DD Mn must powerful than Mr M r B M 2 X A M n Out 1 to 0 M 1 需仔细确定晶体管的尺寸：太小就无法使节点X电压Vx低于反相器的开关阈值，反相器输出不会切换到VDD，门锁定在一个状态 可通过调整Mn和Mr的尺寸解决这一问题

92 Solution 2: 单管传输门 VT=0 （全电压摆幅）
EE141 Solution 2: 单管传输门 VT=0 （全电压摆幅） Out V DD 2.5V 0V 0 or low VT transistors 采用零阈值传输管时的静态功耗

93 C. Solution 3: 传输门逻辑 由栅信号C控制的双向开关
EE141 C. Solution 3: 传输门逻辑 由栅信号C控制的双向开关 If C=1 then A=B C C A B A B C C (b) symbol (a) circuit B C L = 0 V A = 2.5 V C = C = 2.5 V A = 0->VDD VDD->0 B C L VGSp=-VDD VGSn=VDD C = 0 V

94 传输门多路开关 6 transistors While CMOS 8 transistors S S VDD GND In1 S S In2
EE141 传输门多路开关 S S VDD 6 transistors While CMOS 8 transistors GND In1 S S In2

95 传输门XOR A B F 1 6 transistors CMOS: 12 B=0 B=1 节点F连至VDD或GND 低阻抗节点 M2 A
EE141 传输门XOR B A F M1 M2 M3/M4 A B F 1 6 transistors CMOS: 12 节点F连至VDD或GND 低阻抗节点 B=0 B=1

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