大亚湾中微子实验二期工程RPC探测器读出电子学初步方案

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1 大亚湾中微子实验二期工程RPC探测器读出电子学初步方案
郑磊

2 outline 大亚湾二期RPC电子学背景 电子学总体结构 前端板方案 传输机箱方案 读出插件和触发插件方案

3 大亚湾二期工程背景 仍然使用2m *2m模块化RPC探测器。
探测器模块将变成八层，有正负极性信号。4层为 正，4层为负。预计模块厚度将增大不少。 每层仍然是8个通道，一个模块64个通道。 只有一个实验厅。探测器将覆盖在水池上方。水 池顶部可能是圆形。 预计至少175个模块，共计11200道。 时钟仍然是40M Hz。 终端可能仍然使用VME机箱。 事例率不高于1期（1Hz/平方米）。

4 电子学总体结构 星形结构，三级读出。这种结构在大亚湾一期中 已充分展现出其优点。 读出插件*1+触发插件*1+传输机箱*8+FEC*175

5 前端板方案 前端板常见问题 在BES以及dayabay一期里，FEC是最易损坏的器 件。我们有必要对FEC进行若干改动。
由于RPC打火引起模拟部分损坏。 由于接插件受电缆应力导致虚焊。 电缆插头的插针变形引起接触不良。 大亚湾一期比较器之前的电路没有在线检测方法。

6 前端板方案 前端板结构 拟采用子母板结构。将甄别电路移到子板上，母 版上仅余电源模块、FPGA、DAC、以及电缆接 插件。
每个子板上8个通道，对应探测器一个chamber。 由于RPC模块打火是发生在某一层中，其他层不 会受太大影响。一旦损坏，只要更换对应的子板 即可。 连接部分需要20针。8个信号，1个甄别阈，1个 测试信号，地线+电源共10针。

7 前端板方案 前端板结构 方案1：软连接 子母板之间用排线连接。 优点：PCB布局灵活，机盒安装灵活。 缺点：排线将引入串扰。 方案2：硬连接
子母板之间通过硬插针连接。 优点：串扰小 缺点：机盒设计要求精度高。安装后容易因两个板子 之间容易产生应力，引起接插件虚焊。

8 前端板方案 子板布局

9 前端板方案 直插式子母板结构

10 前端板方案 平铺式子母板结构

11 前端板方案 电缆连接 用双芯屏蔽电缆单独供电。
一期中采用数据电缆供电，这样的模式浪费电缆资 源。40芯的电缆中，有12芯是电源与地。且电源和 数据线交缠，易引起干扰。 如果将电源和信号线分开，则24芯的电缆就足够使 用了。极大地降低了电缆成本。 接插件针数越少越不容易出问题，提高了接插件稳 定性。 用硬针的D—sub接插件。

12 前端板方案 光纤连接 光纤通信技术已趋于成熟。相关IC成本已经大大 降低。 光纤速度比电缆快很多，可以大大减少读出速率。
电隔离！

13 前端板方案 光纤VS电缆 成本比较（单个通信链路计算） 稳定性比较 光纤： 719元 电缆 2046（进口电缆） 966 （国产电缆）
光纤： 元         电缆              2046（进口电缆）   966 （国产电缆）        稳定性比较 电缆：成熟技术。但地线结构复杂，信号 容易受干扰。 光纤：电隔离，但稳定性有待进一步论证

14 前端板方案 甄别阈和自检 双甄别阈，可用一个4通道12位高精度DAC实现。 自检电路 光纤 时钟 前端 甄别阈 电源 上位机寄存器 PRBS
慢控 电源

15 传输机箱方案 布局 一个传输机箱可以接16个或以上前端板。 4U~6U高度的机箱。 电源分配和信号处理部分分开，用两个PCB。
Trigger和data用一个FPGA处理。 光纤速度要足够快。

16 传输机箱方案 传输机箱面板示意图

17 传输机箱方案 信号传输 16个FEC，每个FEC需要至少3个点对点的线。 Sdata使用高频同源时钟解串，这样就免去了SCLK 线。
Trigger IN Trigger OUT Sdata Sdata使用高频同源时钟解串，这样就免去了SCLK 线。 需要一个484 pin的FBGA封装FPGA。

18 传输机箱方案 FPGA选用。 LE多 MEMO大 User IO多 价格便宜 最好自带高速串行接口。

19 传输机箱方案

20 传输机箱方案

21 传输机箱方案 光纤传输 24个FEC，40M，8b-10b编码。这样至少需要速度 24 * 10/8 * 40MHz = 1.2 Gbps 资源 ： 一期的EP3C25Q240 C8 系列，逻辑单元 25000LE，内存600Kbit。使用中逻辑单元有大 量富余，memory较紧张。故建议选取memory较 大的器件。

22 读出插件&触发插件 一个CPLD作为VME接口。
一个FPGA接受至少8个光 纤的数据，并负责所有的数 据处理,之后将数据通过 CPLD传至VME总线。 这样一来整个插件上只有2 个大芯片，硬件布局非常简 洁。 由于集成度大大提高，几乎 所有的功能都由FPGA逻辑 实现，开发起来非常灵活， 预计可大大减少PCB改板的 次数。

23 读出插件&触发插件 可能遇到的困难 一个FEC通道预计有120bit宽度的数据。在每个解 串器之后都需要一个120bit宽度的FIFO，memory 资源够大吗? 集成度大大提高。怎么将全部200个FEC的数据读 出，并且避免速率瓶颈？

24 谢谢！