半导体 集成电路 学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期.

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1 半导体 集成电路 学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期

2 上节课内容要点 集成电路的基本概念 半导体集成电路的分类 半导体集成电路的几个重要概念 2019/1/16

3 集成度、工作频率、电源电压、特征尺寸、硅片直径
TTL、ECL I2L等 内容概述 PMOS NMOS CMOS 集 成 电 路 双极型集成电路 BiCMOS集成电路 按器件类型分 MOS集成电路 SSI（100以下个等效门） MSI（<103个等效门） 按集成度分 LSI （<104个等效门） VLSI（>104个以上等效门） 模拟集成电路 按信号类型分 数模混合集成电路 数字集成电路 集成度、工作频率、电源电压、特征尺寸、硅片直径 2019/1/16

4 2019/1/16

5 第一章 集成电路制造工艺 2019/1/16

6 内容提要 双极集成电路的基本制造工艺 MOS集成电路的基本制造工艺 BiCMOS工艺 双极集成电路中的元件结构 双极集成电路的基本工艺
2019/1/16

7 本节课内容 双极集成电路中元件结构 双极集成电路的基本工艺 2019/1/16

8 - + 双极集成电路的基本元素 - + 1. 二极管 （PN结） I 电路符号： V 有电流流过 没有电流流过 对于硅二极管，正方向的
电位差与流过的电流大小 无关，始终保持0.6V-0.7V V 反方向 正方向 - + P-Si N-Si 2019/1/16

9 双极集成电路的基本元素 1. 二极管 （PN结） n p 2019/1/16

10 双极集成电路的基本元素 2. 双极型 晶体管 p n n p n B端 B端 E端 C端 E端 C端 C B E E C B N P B E
2019/1/16

11 C B E ? N P B E C B E C n p N+ B E C 2019/1/16

12 § 双极集成电路中元件的隔离 C B E C B E B E C n p B E C n p E B C 2019/1/16

13 B E C p n 介质隔离 PN隔离 B E C p n+ n P-Si P+ S 2019/1/16 双极集成电路中元件的隔离

14 §1.1.2 双极集成电路元件的形成过程、结构和寄生效应
§ 双极集成电路元件的形成过程、结构和寄生效应 集电区 (N型外延层) 基区(P型) 发射区(N+型) C E B S p P+ n+ n+ P+ n-epi 衬底(P型) n+-BL P-Si 四层三结结构的双极晶体管 2019/1/16 双极集成电路元件断面图

15 衬底接最低电位 p 等效电路 隐埋层作用：1. 减小寄生pnp管的影响 2. 减小集电极串联电阻 双极集成电路等效电路 C E S B P+
n-epi n+-BL P-Si 衬底接最低电位 C(n) B(p) E(n+) npn pnp S(p) 等效电路 隐埋层作用：1. 减小寄生pnp管的影响 2. 减小集电极串联电阻 双极集成电路等效电路 2019/1/16

16 典型PN结隔离双极集成电路中元件的形成过程
1:衬底选择 确定衬底材料类型 P型硅(p-Si) 确定衬底材料电阻率 ρ≈10Ω.cm 确定衬底材料晶向 （111）偏离2~50 C B E p n+ n-epi P-Si P+ S n+-BL 2019/1/16 典型PN结隔离双极集成电路中元件的形成过程

17 典型PN结隔离双极集成电路中元件的形成过程
C E B S p P+ n+ n+ P+ N+隐埋层 n-epi P-Si衬底 n+-BL P-Si 2019/1/16 典型PN结隔离双极集成电路中元件的形成过程

18 Si(固体)+ 2H2O  SiO2（固体）+2H2 具体步骤如下： 1．生长二氧化硅（湿法氧化）： SiO Si- 衬底 2
2019/1/16

19 2．隐埋层光刻： 涂胶 腌膜对准 光源 曝光 显影 2019/1/16

20 3．N+掺杂： N+ Tepi p 刻蚀（等离子体刻蚀） 去胶 As掺杂（离子注入） 去除氧化膜 C S E B n+ P+ n-epi
P-Si Tepi C B E p n+ n-epi P+ S n+-BL 刻蚀（等离子体刻蚀） 去胶 3．N+掺杂： N+ N+ As掺杂（离子注入） 去除氧化膜 2019/1/16

21 典型PN结隔离双极集成电路中元件的形成过程
3:外延层 主要设计参数 外延层的电阻率ρ; 外延层的厚度Tepi; A P-Si Tepi C B E p n+ n-epi P+ S n+-BL 后道工序生成氧化层消耗的外延厚度 TBL-up tepi-ox xmc xjc 基区扩散结深 集电结耗尽区宽度 隐埋层上推距离 TTL电路：3～7μm 模拟电路：7～17μm Tepi> xjc+xmc +TBL-up+tepi-ox A’ 2019/1/16 典型PN结隔离双极集成电路中元件的形成过程

22 典型PN结隔离双极集成电路中元件的形成过程
P-Si Tepi C B E p n+ n-epi P+ S n+-BL 2019/1/16 典型PN结隔离双极集成电路中元件的形成过程

23 典型PN结隔离双极集成电路中元件的形成过程
C B E p n+ n-epi P-Si P+ S n+-BL 2019/1/16 典型PN结隔离双极集成电路中元件的形成过程

24 典型PN结隔离双极集成电路中元件的形成过程
C B E p n+ n-epi P-Si P+ S n+-BL 2019/1/16 典型PN结隔离双极集成电路中元件的形成过程

25 典型PN结隔离双极集成电路中元件的形成过程
7:第五次光刻----引线孔光刻 C B E p n+ n-epi P-Si P+ S n+-BL 2019/1/16 典型PN结隔离双极集成电路中元件的形成过程

26 典型PN结隔离双极集成电路中元件的形成过程
8:铝淀积 2019/1/16 典型PN结隔离双极集成电路中元件的形成过程

27 典型PN结隔离双极集成电路中元件的形成过程
9:第六次光刻----反刻铝 2019/1/16 典型PN结隔离双极集成电路中元件的形成过程

28 A A’ p 双极集成电路元件断面图 C S E B C E S B P+ n+ P+ n-epi P-Si n+ n+-BL P+隔离扩散
接触孔 E C S 铝线 B C 隐埋层 E B S p P+ n+ n+ P+ n-epi n+-BL P-Si 2019/1/16 双极集成电路元件断面图

29 折中 C E S B p 为了减小结电容,击穿电压高，外延层下推小,电阻率应取大; 为了减小集电极串联电阻,饱和压降小，电阻率应取小.
n+ n+ P+ p n-epi n+-BL P-Si 为了减小结电容,击穿电压高，外延层下推小,电阻率应取大; 为了减小集电极串联电阻,饱和压降小，电阻率应取小. TTL电路：0.2Ω.cm 模拟电路：0.5～5Ω.cm 折中 2019/1/16

30 1. 画出NPN晶体管的版图，并标注各区域的掺杂类型（直接在图上标）,写出实现该NPN晶体管至少需要多少次光刻以及每次光刻的目的。
作业: 1. 画出NPN晶体管的版图，并标注各区域的掺杂类型（直接在图上标）,写出实现该NPN晶体管至少需要多少次光刻以及每次光刻的目的。 2. 画出下图示例在A-A’,B-B’ C-C’处的断面图。 A B C P+隔离扩散 P基区扩散 N+扩散 接触孔 E B C S 铝线 C 隐埋层 C’ A’ B’ 2019/1/16

31 3.名词解释：隐埋层、寄生晶体管、电隔 离(集成电路中)、介质隔离、PN结隔离
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