第5章目录 第五章 时序逻辑电路 5.1 概述 5.2 时序逻辑电路的分析方法 5.3 若干常用时序逻辑电路 5.4 时序逻辑电路的设计方法

5.1 概述 时序逻辑电路的特点： 数字电路按功能分为：组合逻辑电路及时序逻辑电路。 由组合逻辑电路和存储电路构成，它在某一时刻的输出状态不仅与该时刻的输入信号有关,还与电路原来的输出状态有关。 第5章 概述 5.1 概述

时序逻辑电路的分类: 按输出信号状态变化是否和CP同步分为： 同步时序逻辑电路（重点介绍） 异步时序逻辑电路 按输出信号特点分为： 第5章 概述 时序逻辑电路的分类: 按输出信号状态变化是否和CP同步分为： 同步时序逻辑电路（重点介绍） 异步时序逻辑电路 按输出信号特点分为： 米利（Mealy）型（输出信号取决于存储电路与 输入变量） 穆尔（Moore）型（输出信号仅取决于存储电路）

一般时序逻辑电路的结构框图： 存储电路的输出反馈到组合电路的输入,与输入信号共同决定组合电路输出. 向量式: Y=F[X,Q] 第5章 5.1 一般时序逻辑电路的结构框图： 存储电路的输出反馈到组合电路的输入,与输入信号共同决定组合电路输出. 向量式: Y=F[X,Q] Z=G[X,Q] Qn+1=H[Z,Qn]

5.2 时序逻辑电路的分析方法 一、同步时序逻辑电路的分析方法 分析任务： 第5章 5.2 5.2 时序逻辑电路的分析方法 一、同步时序逻辑电路的分析方法 分析任务： 由已知时序电路图，给出逻辑功能 (搞清在输入信号和时钟作用下电路状态的变化规律）。

一般步骤： 1.写出电路的状态方程与输出方程。 2. 依次假定初态,计算次态,画出状态转换图(表) 或时序波 形图 。 3.给出逻辑功能。 第5章 5.2 一般步骤： 1.写出电路的状态方程与输出方程。 2. 依次假定初态,计算次态,画出状态转换图(表) 或时序波 形图 。 3.给出逻辑功能。

第5章 5.2 例 5.2.1 分析图示电路的逻辑功能。 1. 写出电路的状态方程与输出方程

2. 依次假定初态,计算次态,画出状态转换图(表) 第5章 5.2 驱动方程： 输出方程： Y=Q2 Q3 CP下降沿到 来方程成立 状态方程： Qn+1=JQn + KQn 2. 依次假定初态,计算次态,画出状态转换图(表) 输入 / 输出 X / Y

第5章 5.2 画出状态转换表

3.给出逻辑功能. 是一个七进制加法计数器，Y为进位输出。  时序图（时间波形图） 状态转换图、 状态转换表、 时序波形图 可互相转换。 第5章 5.2 3.给出逻辑功能. 是一个七进制加法计数器，Y为进位输出。 状态转换图、 状态转换表、 时序波形图 可互相转换。  时序图（时间波形图） 1 2 3 4 5 6 7

了解几个概念 有效状态:时序电路正常工作时所使用的状态。 无效状态:时序电路正常工作时不使用的状态。 第5章5.2 了解几个概念 有效状态:时序电路正常工作时所使用的状态。 无效状态:时序电路正常工作时不使用的状态。 有效循环:在CP作用下，时序电路在有效状态依 次转换构成的循环。 自启动功能: （由于干扰或故障）系统进入无效状态之后,在CP脉冲作用下,能自动返回有效循环,称电路能够自启动,否则为不能自启动（不能自启动的电路存在无效 循环）。 无效循环:在CP作用下，时序电路在无效状态 依次转换构成的循环。

例 5.2.3 分析图示电路的逻辑功能。 驱动方程： 输出方程： Y=AQ1Q2+ AQ1Q2 状态方程： Qn+1=D 输入信号 控制操作 第5章 5.2 例 5.2.3 分析图示电路的逻辑功能。 驱动方程： 输出方程： Y=AQ1Q2+ AQ1Q2 输入信号 控制操作 信号 CP上升沿到 来方程成立， 其它时间 Qn+1=Qn 状态方程： Qn+1=D

逻辑功能： 通过依次假定初态计算次态得出状态转换表和状态转换图。 电路为可控计数器。 A=1时 加法计数 ，Y为进位输出。 第5章 5.2 逻辑功能： 电路为可控计数器。 A=1时 加法计数 ，Y为进位输出。 A=0时 减法计数 ，Y为借位输出。 通过依次假定初态计算次态得出状态转换表和状态转换图。 A为加、减计数控制输入信号。

第5章 5.2 二、异步时序逻辑电路的分析方法（自学）

5.3 若干常用时序逻辑电路 一、 寄存器和移位寄存器 寄存器是存放二进制数码的逻辑部件，由触发器构成。 第5章 5.3 5.3 若干常用时序逻辑电路 一、 寄存器和移位寄存器 寄存器是存放二进制数码的逻辑部件，由触发器构成。 一个触发器可寄存一位二进制代码，N 个触发器构成的寄存器可寄存N 位二进制数码。 寄存器、移位寄存器应用广泛，种类繁多。有四位、 八位、十六位等。采用不同类型触发器电路形式不 同，大同小异。关键是了解功能表，会用。

1. 寄存器 由维持阻塞D型触发器构成 CP上升沿到来时， 由同步RS触发器组成 Q3Q2Q1Q0=D3D2D1D0 的D型锁存器构成 第5章 5.3 1. 寄存器 由同步RS触发器组成 的D型锁存器构成 CP=1期间，Q3Q2Q1Q0=D3D2D1D0 CP=0期间， Qn+1= Qn 由维持阻塞D型触发器构成 CP上升沿到来时， Q3Q2Q1Q0=D3D2D1D0 其它时间， Qn+1= Qn RD为异步清零端

并行输入并行输出方式。清零、接收数据、输出数据分三步。 C RD D & • Q3' Q2' Q1' Q0' Q3 Q2 Q1 Q0 输出 清零 接收 F3 F2 F1 F0 A3 A2 A1 A0  由D触发器组成的数码寄存器 并行输入并行输出方式。清零、接收数据、输出数据分三步。 第5章 5.3

第5章 5.3 CC4076为三态输出四位寄存器，增加了控制功能。 CC4076介绍

并行输入并行输出 LDA+LDB=1时装入数据 CP下沿时，Q=D。 ENA=ENB=0时输出端三态门打开输出数据 第5章 5.3 LDA+LDB=1时装入数据 CP下沿时，Q=D。 并行输入并行输出 ENA=ENB=0时输出端三态门打开输出数据 ENA + ENB=1时三态门为高阻态切断输出 装入 数据 控制端 输出 三态 异步清零端

2. 移位寄存器 除具有代码存储功能外,还具有移位功能的寄存器。 代码可以在CP脉冲作用下，逐位左移或右移。 功能： 存数 第5章 5.3 2. 移位寄存器 除具有代码存储功能外,还具有移位功能的寄存器。 代码可以在CP脉冲作用下，逐位左移或右移。 功能： 存数 数据串行--并行转换 数值运算 数据处理 分类： 单向移位寄存器 双向移位寄存器

1. 单向移位寄存器 1 每加入一个CP脉冲，每个触发器中所存储的数码就依次向左或向右移一位。 第8章 8.2 第5章 5.3

• 并 行 输 出 F0 F1 F2 F3 串行输出 C RD D 串行输入 清零 移位脉冲 1 1 1 DO CP Q0 Q1 Q2 Q3 并 行 输 出 D0 1 1 1 F0 F1 F2 F3 第8章 8.2 第5章 5.3

CP Q0 Q2 Q3 1 Q1 Q0 Q1 Q2 Q3 CP 0 0 0 0 0 1 0 0 0 1 0 1 0 0 2 1 0 1 0 3 1 1 0 1 4 1 1 0 1 高位 状态表 波形图 第8章 8.2 第5章 5.3 问题：来一个CP沿能否移两位或多位？为什麽？

第5章5.3 答：不能。 因为触发器从CP 到达时接收数据，到输出端建立新状态，需要传输时间。当输出端新状态建立后该CP 已过去，待下一个CP 到来时才能移到下一位。

2. 双向移位寄存器 第8章 8.2 第5章 5.3

D0= DSRM+Q1M D1= Q0M+Q2M D2= Q1M+Q3M D3= Q2M+DSLM • Q3 Q2 Q1 Q0 C D F2 F1 F3 & M（右移） 1 串行输入DSR （左移） CP F0 DSR串行输入 （右移） M(左移） D0= DSRM+Q1M D1= Q0M+Q2M D2= Q1M+Q3M D3= Q2M+DSLM 第8章 8.2 ≥1 第5章 5.3

逻辑式： D0 =DSR ， D1 =Q0 ， D2 =Q1 ， D3 =Q2 ， D3 =DSL ， D2 =Q3 ， D1 =Q2 ， D0= DSRM+Q1M D2= Q1M+Q3M 当 M=0，M=1时， D3= Q2M+DSLM D1= Q0M+Q2M 当 M=1，M=0时， Q0 Q1  Q2  Q3 右移 Q0  Q1  Q2 Q3 左移 第5章 5.3 逻辑式：

（1） S1 S0=00，CP上升沿到后，输出不变,保持。 3. 中规模双向移位寄存器 74LS194 VCC Q0 Q1 Q2 Q3 CP S1 S0 GND DIL DIR RD D0 D3 D2 D1 DIR：右移串行输入端 DIL：左移串行输入端 D3~ D0：并行输入端 Q3~ Q0：数据输出端 CP：时钟脉冲输入端 ：清零端， =0时清零 上升沿触发 工作状态控制端S1 S0 ： （1） S1 S0=00，CP上升沿到后，输出不变,保持。 （2） S1 S0=01，CP上升沿到后，右移。 （3） S1 S0=10，CP上升沿到后，左移。 （4） S1 S0=11，CP上升沿到后，并行输入。 第5章 5.3

第5章 5.3 74LS194

第5章 5.3 74LS194扩展

例: 使八个灯从左至右依次变亮,再从左至右依 次熄灭，应如何连线? 74LS194 VCC Q0 Q1 Q2 Q3 CP SA GND DSL DSR Cr D0 D3 D2 D1 SB 例: 使八个灯从左至右依次变亮,再从左至右依 次熄灭，应如何连线? …. 右移 8 个 1，再右移 8 个 0 移位脉冲 5V 1 清零 第5章 5.3

二、计数器 应用： 分类： 计数器是数字系统中使用最多的时序电路。 计数：计时钟脉冲的个数。 第5章 5.3 二、计数器 计数器是数字系统中使用最多的时序电路。 计数：计时钟脉冲的个数。 应用： 对时钟脉冲计数，用于分频、定时，产生脉冲序列及节拍脉冲，进行数字运算等。 按编码方式分为 二进制、 二---十进制、 循环码计数等。 分类： 按计数增减分为 加法计数 按动作特点分为 同步计数 减法计数 异步计数 可逆计数 计数器种类繁多，介绍有代表性的几种。

1.同步计数器 重点掌握： 集成同步四位二进制加法计数器74161功能及应用。 集成同步十进制加法计数器74160功能及应用。 第5章 5.3 1.同步计数器 目前生产的同步计数器芯片基本为二进制、十进制两种。 重点掌握： 集成同步四位二进制加法计数器74161功能及应用。 集成同步十进制加法计数器74160功能及应用。

第5章5.3 Qn+1=TQn+TQn C=Q0Q1Q2Q3 用T触发器构成的同步二进制加法计数器 (1) 同步二进制计数器

第5章5.3 f0 1/2f0 1/4f0 1/8f0 1/16f0 （C与Q3占空比不同） 计数器具有分频功能，亦称分频器。 工作波形图

第5章5.3 预置数 控制 工作状态 进位 清零 并行数据 输入 中规模同步二进制加法计数器74161

要求会看器件功能表 功能： 二进制加法计数（ EP ET=1 1时，对CP上升沿计数） 预置数（ LD=0，同时有CP 上升沿）（同步置数） 第5章5.3 功能： 二进制加法计数（ EP ET=1 1时，对CP上升沿计数） 预置数（ LD=0，同时有CP 上升沿）（同步置数） 清零（异步清零） 保持（EP ET=0 1） 同步置数 异步清零 注意正常计数时 各控制端状态 要求会看器件功能表

74161状态转换图与波形图 用C作为下一级计数器的计数脉冲时，应为下降沿有效。 多片级连时，进位是脉冲沿的概念。 第5章 5.3 74161状态转换图与波形图 C=Q0•Q1•Q2• Q3•ET 用C作为下一级计数器的计数脉冲时，应为下降沿有效。 多片级连时，进位是脉冲沿的概念。

第5章 5.3 同步 十六进制 加/减计数器74LS191（了解） 加减控制 使能控制 异步置数

同步十六 进制加/减 计数器74LS191 加减 使能 控制 U/D：加减控制 0加，1减。 S： 使能控制 0计数，1保持。 第5章5.3 使能 控制 加减 U/D：加减控制 0加，1减。 S： 使能控制 0计数，1保持。 C/B：进位/借位输出。 同步十六 进制加/减 计数器74LS191

第5章5.3 同步十六 进制加/减 计数器74LS191

第5章 5.3 (2) 同步十进制计数器 由T触发器 构成的同步 十进制加法 计数器 C=Q0Q3

第5章 5.3 驱动方程： 状态方程： C=Q0 • Q3 输出方程： 电路能 自启动 状态转换图： 1 C=Q0Q3

十进制加法计数器状态表与波形图 波形图 CP Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 0 0 0 0 状态表 十进制加法计数器状态表与波形图 波形图 Q0 Q1 Q2 Q3 CP 1 2 3 4 5 6 7 8 9 10 第5章 5.3

中规模同步十进计数器74160 与同步二进计数器74161功能表同 74161：二进制计数，十六个有效状态 第5章 5.3 中规模同步十进计数器74160 同 步 十 进 计 数 器 74160 功 能 表 与同步二进计数器74161功能表同 74161：二进制计数，十六个有效状态 74160：十进制计数，十个有效状态

第5章5.3 中规模同步十进计数器74160 无效状态转换情况可不记忆

74160十进制加法计数器波形图 作为下一级 计数器的 计数触发信号 Q1 Q2 3 4 5 6 1 2 7 8 9 10 CP Q0 Q3 第5章 5.3 作为下一级 计数器的 计数触发信号

同步十进制加法计数器74160应用 例1：用两片74160接成百进制计数器。 • 串行进位连接方法: (CP不同) 第5章 5.3 同步十进制加法计数器74160应用 例1：用两片74160接成百进制计数器。 • 串行进位连接方法: (CP不同) 注意：两级之间为什么要加非门？ 1. 74160为上升沿计数. 2. C下降沿时应产生进位. 因为: 个位 十位 接无效电平 接有效 电平 (百位)

• 并行进位连接方法： (CP相同) 只有当第一片计数到1001使C1=1时第二片才为计数状态, 第5章 5.3 • 并行进位连接方法： (CP相同) 个位 十位 只有当第一片计数到1001使C1=1时第二片才为计数状态, 此时来CP上升沿两片同时加1计数,其它时间只第一片计数。 1时第二 片计数 接有效 电平 接无效电平

• 串行进位连接与并行进位连接方法比较: 两者区别在于第二片的计数方式不同. 串行进位连接: 第二片的EP、ET=1，计数脉冲接C1, 第5章5.3 • 串行进位连接与并行进位连接方法比较: 两者区别在于第二片的计数方式不同. 串行进位连接: 第二片的EP、ET=1，计数脉冲接C1, 来一个C1下降沿作一次加一计数. 并行进位连接: 第二片的EP、ET=C1，计数脉冲接CP, 在C1为高电平时来一个CP上升沿作一次 加一计数. 另：由于LD端接了无效电平，并行数据输入端的状态可为任意。

异步清零法 例2：用一片74160接成十以内任意进制计数器。 RD=Q1Q2 fY=1/6 fCP 过渡状态 六进制加 法计数器 第5章 5.3 例2：用一片74160接成十以内任意进制计数器。 异步清零法 六进制加 法计数器 过渡状态 RD=Q1Q2 fY=1/6 fCP

第5章 5.3 同步置数法 六进制加 法计数器 置0 置9 LD=Q2Q0 LD=Q2

图（b)若改用74161芯片,令LD=Q3Q2Q1Q0, 其状态转换图为: 0000 0001 0010 0011 0100 1001 第5章 5.3 图（b)若改用74161芯片,令LD=Q3Q2Q1Q0, 其状态转换图为: 0000 0001 0010 0011 0100 1001 1111 1110 1101 1100 1011 1010 12进制计数器

第5章 5.3 用T触发器 构成的同步 十进制减法 计数器 B 1 B=Q3Q2Q1Q0

2.异步计数器 特点：触发器的CP脉冲不同，各触发器不 同步翻转。 重点掌握： 第5章 5.3 2.异步计数器 重点掌握： 集成异步二--五--十进制加法计数器74LS290的功能及应用。 特点：触发器的CP脉冲不同，各触发器不 同步翻转。

（1）异步二进制计数器 一个触发器有两个稳态，N个触发器共有2N个稳态，若计数器有N个触发器，称该计数器的模数为2N，计数容量是（2N-1） 第5章 5.3 （1）异步二进制计数器 一个触发器有两个稳态，N个触发器共有2N个稳态，若计数器有N个触发器，称该计数器的模数为2N，计数容量是（2N-1）

异步二进制加法计数器 C Q2 Q1 Q0 2 3 4 1 5 1 0 1 6 7 8 0 0 0 加法计数器状态表 1 1 0 1 2 3 4 5 6 7 8 0 0 0 加法计数器状态表 J RD K CP Q 清零 计数输入 F0 F1 F2 Q0 Q1 Q2 第5章 5.3 各触发器 J=K=1 低位的Q端接 高位的CP端 （采用由低位到高位逐位进位方式）

异步二进制减法计数器 C Q2 Q1 Q0 1 2 3 4 5 6 7 8 0 0 0 减法计数器状态表 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 Q2 J RD SD K CP Q 置数 计数输入 Q0 Q1 F0 F1 F2 第5章 5.3 加法:CPi=Qi-1 减法:CPi=Qi-1

异步 十进制加法 计数器 时序图: 1 二进制计数器 异步五进制计数器 Y 二进制 计数 五进制 2 3 4 5 (使9的下一状态为0) 6 第5章5.3 异步 十进制加法 计数器 二进制计数器 异步五进制计数器 Y (使9的下一状态为0) 二进制 计数 五进制 1 2 3 4 5 6 7 8 9 10 时序图:

f Q0 =1/2 f CP0 fQ3 =1/5 f Q0 fY=1/10 f CP0 2 5 10 CP0 Q0 Y（Q3） 第5章 5.3 2 5 CP0 Q0 Y（Q3） f Q0 =1/2 f CP0 fQ3 =1/5 f Q0 fY=1/10 f CP0 10

8421码二—五—十进制加法计数器 二进制 五进制加法计数器 Q SD RD C J K F1 F2 F3 Q1 Q3 CP1 F0 Q0 & F1 F2 F3 Q1 Q2 Q3 CP1 五进制加法计数器 二进制 8421码二—五—十进制加法计数器 第5章 5.3 F0 Q0 计数输入 CP CP0 引出两个CP计数脉冲,作十进制计数时连接Q0与CP1

3. 5421码二—五—十进制加法计数器 二进制 五进制 F0 F3 F2 F1 SD Q J CP0 C K RD CP1 & 计数输入 3. 5421码二—五—十进制加法计数器 Q SD RD C J K & F1 F2 F3 Q1 Q2 Q3 F0 Q0 CP0 CP1 五进制 计数输入 CP 二进制 第5章 5.3

CP2 Q0 Q3 Q2 Q1 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 1 0 0 0 6 1 0 0 1 7 1 0 1 0 8 1 0 1 1 9 1 1 0 0 10 0 0 0 0 十进制加法计数器状态表 5421码 CP2 1 2 3 4 5 6 7 8 9 10 Q1 Q2 Q3 Q0 5421码十进制加法计数器波形图 第5章 5.3 采用此码计数，作四设五入运算方便 Q0为高位

计数器 计数脉冲 输出端 二进制 CP0 Q0 五进制 CP1 Q3Q2Q1 第5章 5.3 计数器 计数脉冲 输出端 二进制 CP0 Q0 五进制 CP1 Q3Q2Q1 十进制（连接Q3与CP0） CP1 Q0Q3Q2Q1（5421码） 注意输出排序 十进制（连接Q0与CP1） CP0 Q3Q2Q1Q0（8421码）

集成二—五—十进制加法计数器74LS290 增加了异步置9与异步清0端 CP0 与 Q0构成二进制; CP1 和 Q3Q2Q1构成五进制; 第5章 5.3 集成二—五—十进制加法计数器74LS290 异步 置9 清0 增加了异步置9与异步清0端 CP0 与 Q0构成二进制; CP1 和 Q3Q2Q1构成五进制; 连接Q0与CP1,由 CP1 和 Q3Q2Q1Q0构成8421码十进制; 连接Q3与CP0 ,由CP1 和 Q0Q3Q2Q1构成5421码十进制.

3.任意进制计数器的构成方法 若已有N进制计数器芯片，需M进制计数器，分两种情况： M < N: 用一片N进制计数器即可. 第5章5.3 3.任意进制计数器的构成方法 为降低成本，计数器的定型产品须有足够的批量，故常见的定型产品有：十进制、十六进制（4位二进制）、7位二进制、12位二进制、14位二进制等。若需其它进制计数器，可在此基础上进行设计。 若已有N进制计数器芯片，需M进制计数器，分两种情况： M < N: 用一片N进制计数器即可. M > N:视情况需用多片N进制计数器..

(1) M<N的情况 用一片N进制计数器实现N以内任意进制计数器 清零法:适用于有异步清零端的计数器. 有两种设计方法: 第5章 5.3 用一片N进制计数器实现N以内任意进制计数器 (1) M<N的情况 有两种设计方法: 清零法:适用于有异步清零端的计数器. 置数法:适用于有予置数功能的计数器. 思路:在N个计数状态循环中设法跳越N-M个状态. 过度状态 (不包括在稳定的有效循环内) 置数操作 可在任何 状态下进行 (无过度态)

清零法: 注意: LD=Q3Q2Q1Q0 Q2作为进位输出 。(因为不出现1001状态,C恒等于0) 存在问题: 第5章 5.3 清零法: 注意: Q2作为进位输出 。(因为不出现1001状态,C恒等于0) LD=Q3Q2Q1Q0 存在问题: 清零信号持续时间短,可靠性差。

第5章 5.3 改进电路: 增加基本RS触发器, 使经译码后送RD的清零信号保持半个CP周期, 从而可靠清零。 CP=1期间RD=0

置数法： 图a:令D3D2D1D0=0001, 则LD=Q3Q2Q1Q0. 状态图为: 0001 0110 0101 0100 0010 第5章 5.3 图a:令D3D2D1D0=0001, 则LD=Q3Q2Q1Q0. 状态图为: 0001 0110 0101 0100 0010 0011 图b:令D3D2D1D0=0111, 则LD= Q3Q2Q1Q0 .状态图为: 0000 1001 1000 0111 置数法：

(2) M>N的情况 用两片N进制计数器实现NN以内任意进制计数器(N<M<NN) 串行进位方式 并行进位方式 第5章 5.3 (2) M>N的情况 用两片N进制计数器实现NN以内任意进制计数器(N<M<NN) 有四种设计方法: 串行进位方式 并行进位方式 整体清零方式 整体置数方式 适合于M=N1  N2的情况 适合于M为大于 N的素数 的情况

第5章 5.3 • 串行进位连接方式 N=N1  N2

第5章 5.3 • 并行进位连接方式 N=N1  N2

• 整体清零方式 注意: 片(2)不出现1001状态,C无进位输出,门G1输出脉冲极窄 M=10  2 + 9 =29 (素数) 第5章 5.3 • 整体清零方式 M=10  2 + 9 =29 (素数) 两个清0端 并联 注意: 片(2)不出现1001状态,C无进位输出,门G1输出脉冲极窄 不适合作进位信号. 进位由28译码输出. 存在问题:清零信号持续时间短,可靠性差。

片1状态转换图 整体简化状态转换图 1 2 26 27 28 29 过度状态 M= 10  2 + 9 片1 片2 片1(0~8) 第5章 5.3 片1状态转换图 整体简化状态转换图 1 2 26 27 28 29 过度状态 M= 10  2 + 9 片1 片2 片1(0~8)

第5章 5.3 片1状态转换 片2状态转换图 0000 1001 1000 10 9 0001 0010 过度状态

第5章 5.3 • 整体置数方式 工作可靠,进位信号可直接从门G引出。 M=10  2 + 9 =29 (素数) 两个置数端 并联

第5章 5.3 片1状态转换 片2状态转换图 0000 1001 1000 10 9 0001 0010 无过度状态

4. 移位寄存器型计数器 (1) 环型 计数器 存在问题： 有效循环特点： 不能自启动。 有效状态只有一位为1，不需要状态译码。 第5章 5.3 4. 移位寄存器型计数器 (1) 环型 计数器 有效循环特点： 有效状态只有一位为1，不需要状态译码。 存在问题： 不能自启动。

第5章 5.3 修改反馈逻辑， 可使电路变为 能够自启动。 令： D0=Q0+Q1+Q2

(2)扭环型计数器 存在问题： 有效循环特点： 不能自启动。 相邻状态只有一位 不同，状态译码时 不会产生竞争--冒 险现象。 第5章 5.3 (2)扭环型计数器 有效循环特点： 相邻状态只有一位 不同，状态译码时 不会产生竞争--冒 险现象。 存在问题： 不能自启动。

第5章 5.3 修改反馈逻辑， 可使电路变为 能够自启动。 D0=Q1 • Q2 • Q3 令：

5.4 时序逻辑电路的设计方法 时序电路设计是时序逻辑电路分析的逆过程。 设计任务： 第5章 5.4 5.4 时序逻辑电路的设计方法 时序电路设计是时序逻辑电路分析的逆过程。 设计任务： 根据给出的具体 逻辑问题（命题要求）， 设计出能实现逻辑要求的时序电路，画出逻辑图。

设计流程： 等价状态: 若两个状态在输入相同时输出相同,次态也相同,称其为等价状态. 第5章 5.4 1.确定输入变量、 输出变量、及 电路的状态数。 定义输入、输 出状态及电路状 态含义. 画原始 状态转换图(表）. 2.合并等价状态, 求出最简状态 转换图(表). 3. 确定触发器数 目,进行状态编码 (状态分配)。 等价状态: 若两个状态在输入相同时输出相同,次态也相同,称其为等价状态. 4. 确定触发 器类型,求状 态方程、输 出方程与驱 动方程。 5.画逻辑 电路图. 6.检查电 路能否自 启动.

例 5.4.1 设计一个带进位 输出的十三进制 加法计数器. 解: 1. 进行逻辑抽象,画原 始状态转换图. 2. 进行状态化简(已最简). 第5章 5.3 例 5.4.1 设计一个带进位 输出的十三进制 加法计数器. 解: 1. 进行逻辑抽象,画原 始状态转换图. 无输入信号,只有CP 计数脉冲和进位输出C. 2. 进行状态化简(已最简). 3. 选用4个触发器. 4. 进行状态编码. 无特殊要求时可选普通 二进制码.

作次态卡诺图,求状态 方程、输出方程 状态方程: 输出方程: 图外为初态,图内为次态和输 出,不用的状态作为约束项. C=Q3•Q2 第5章5.3 作次态卡诺图,求状态 方程、输出方程 图外为初态,图内为次态和输 出,不用的状态作为约束项. 状态方程: 输出方程: C=Q3•Q2

求驱动方程 根据驱动方程、 输出方程画逻 辑图. 选定触发器类型, 驱动方程: 方程变换为与JK触发 器相对应的形式 第5章5.4

第5章5.4 检查能否自启动 把无效状态带入状态 方程计算次态. 本电路能够自启动.

解: 设: 变量 状态 X为输入数据(输入变量) Y为检测结果(输出变量) S0:未输入 1. S1:输入了一个1. 第5章5.4 解: X为输入数据(输入变量) Y为检测结果(输出变量) S0:未输入 1. S1:输入了一个1. S2:连续输入了两个1. S3:连续输入了三个或三 个以上1. 变量 状态 设:

1.分析命题要求,进行逻辑抽象,求原始状态转换表 第5章5.4 解: X为输入数据(输入变量) Y为检测结果(输出变量) S0:(初始状态)未输入 1. S1:输入了一个1. S2:连续输入了两个1. S3:连续输入了三个或三 个以上1. 变量 状态 1.分析命题要求,进行逻辑抽象,求原始状态转换表 串行数据 检测器 X Y CP 设:

第5章5.3 2.合并等价状态进行状态化简： 等价状态 S2、S3合并为S2

第5章 5.4 3.作次态卡诺 图, 求状态 方程、输出 方程 状态方程: 输出方程: Y=X • Q1

第5章 5.4 4.用JK触发器实现， 求驱动方程 驱动方程: 5.根据驱动方程、 输出方程画逻 辑图.

第5章 5.4 6. 检查能否自启动 把无效状态带入状态 方程计算次态. 本电路能够自启动. 若改用D触发器则： 驱动方程: 逻辑图:

5.5存储器的种类 5.1只读存储器ROM 5.2随机存储器RAM

1.只读存储器ROM 只读存储器ROM是一种长期保存信息的存储器。其特点是在数据存入后，只能读出其中存储单元的信息，但不能写入，断电后不丢失存储内容，故称只读存储器ROM（Read Only Memory）。

只读存储器可分为以下几类：  掩膜ROM：这种ROM在制造时就把需要存储的信息用电路结构固定下来，使用中用户不能更改其存储内容，所以又称固定存储器。可编程ROM（PROM）： PROM存储的数据是由用户按自己的需求写入的，但只能写一次，一经写入就不能更改。 可改写ROM（EPROM、E2PROM、FlashMemory）：这类ROM由用户写入数据（程序），当需要变动时还可以修改，使用较灵活。 根据逻辑电路的特点，ROM属于组合逻辑电路，即给 一组输入（地址），存储器相应地给出一种输出（存储的 字）。因此要实现这种功能，可以采用一些简单的逻辑门。 

图是4×4的二极管掩膜ROM，它由地址译码器、存储矩阵和输出电路 3 部分组成。 掩膜ROM， 又称固定ROM，这种ROM在制造时，生产厂利用掩膜技术把信息写入存储器中。 按使用的器件可分为二极管ROM、双极型三极管ROM和MOS管ROM三种类型。 在这里主要介绍二极管掩膜ROM。  图是4×4的二极管掩膜ROM，它由地址译码器、存储矩阵和输出电路 3 部分组成。

地址译码器采用单译码方式，其输出为 4 条字选择线W0～W3。当输入一组地址，相应的一条字线输出高电平。存储矩阵由16个存储单元组成，每个十字交叉点代表一个存储单元，交叉处有二极管的单元，表示存储数据为“1”，无二极管的单元表示存储数据为“0”。 输出电路由 4 个驱动器组成，四条位线经驱动器由D3～D0输出。

例如，当输入地址码A1A0=10时，字线W2=1，其余字选择线为0，W2字线上的高电平通过接有二极管的位线使D0、D3为1，其他位线与W2字线相交处没有二极管，所以输出D3D2D1D0=1001，根据图7.9的二极管存储矩阵，可列出对应的真值表如表7.1。 所示这种ROM的存储矩阵可采用如图7.9(b)所示的简化画法。有二极管的交叉点画有实心点，无二极管的交叉点不画点。 

显然， ROM并不能记忆前一时刻的输入信息，因此只 是用门电路来实现组合逻辑关系。 实际上，图7.9(a)的存矩矩阵和电阻R组成了 4 个二极管或门，以D2为例，为例二极管或门电路如图7.9(c)所示，D2=W0+W1，因此属于组合逻辑电路。 用于存储矩阵的或门阵列也可由双极型或MOS型三极管构成，在这里就不再赘述，其工作原理与二极管ROM相同。

2.随机存储器RAM 随机存取存储器RAM用于存放二进制信息（数据、 程序指令和运算的中间结果等）。它可以在任意时刻，对任意选中的存储单元进行信息的存入（写）或取出（读）的信息操作，因此称为随机存取存储器。其结构示意图如图所示

1）存储矩阵 该部分是存储器的主体，由若干个存储单元组成。 每个存储单元可存放一位二进制信息。 为了存取方便，通常将这些存储单元设计成矩阵形式，即若干行和若干行若干列例如，一个容量为256×4（256个字， 每个字4位）的存储器，共有1 024个存储单元，这些单元可排成如图所示的32行×32列的矩阵。

RAM的存储矩阵

每行有32个存储单元（圆圈代表存储单元），每4个存储单元为一个字， 因此每行可存储8个字称为8个字列。每根行选择线选中一行，每根列选择线选中一个字列。因此，该RAM存储矩阵共需要32根行选择线和8根列选择线。  2） 地址译码器 由上所述，一片RAM由若干个字组成（每个字由若干位组成，例如4位、8位、16位等）。通常信息的读写是以字为单位进行的。

第五章 基本要求 掌握: 1. 小规模同步时序电路的分析与设计。 2. 中规模时序电路的分析与设计。 第五章 基本要求 掌握: 1. 小规模同步时序电路的分析与设计。 2. 中规模时序电路的分析与设计。 • 熟练掌握 74160、74161、74LS290的应 用，会使用集成计数器功能表。 • 熟练掌握串行计数、并行计数、整体清 零、整体置数四种方式。 • 掌握 74LS194的功能及应用。

习 题 5.1 5.2 5.3 5.4 5.8 5.9 5.10 5.11 5.12 5.13 5.15 5.16 5.17 5.20 5.25 补：小规模同步时序电路设计题。