第4章 主存储器 4.1 主存储器概述 4.2 读/写存储器 4.3 非易失性存储器 4.4 DRAM的研制与发展 4.5 半导体存储器的组成与控制 4.6 多体交叉存储器

本章重难点 1、主存的地位，操作（与CPU的连接） 2、RAM存储单元的工作原理 3、存储芯片的内部组成、外部特征 4、半导体存储器的组成

以存储器为中心的双总线结构 CPU M 接口 I／O 系统总线 存储总线 CPU2

4.1 主存储器概述 一、主存储器处于全机中心地位 现代计算机中主存处于全机中心地位的原因是： (1)当前计算机正在执行的程序和数据(除了暂存于CPU寄存器以外的所有原始数据、中间结果和最后结果)均存放在存储器中。CPU直接从存储器取指令或存取数据。

(2)计算机系统中输入输出设备数量增多，数据传送速度加快，因此采用了直接存储器存取(DMA)技术和输入输出通道技术，在存储器与输入输出系统之间直接传送数据。 (3)共享存储器的多处理机的出现，利用存储器存放共享数据，并实现处理机之间的通信，更加强了存储器作为全机中心的作用。

现在大部分计算机中还设置有辅助存储器(简称辅存)或外存储器(简称外存)，通常用来存放主存的副本和当前不在运行的程序和数据。在程序执行过程中，每条指令所需的数据及取下一条指令的操作都不能直接访问辅助存储器。 由于中央处理器是高速器件，而主存的读写速度则慢得多，不少指令的执行速度与主存储器技术的发展密切相关。

二、 主存储器分类 目前的计算机都使用半导体存储器。 存储器的器件和介质的要求: (1)有两个稳定的物理状态； (2)满足一些技术上的要求； 便于与电信号转换，便于读写、速度高、容量大和可靠性高等。 (3) 价格。 目前的计算机都使用半导体存储器。

主存储器的类型： (1)随机存储器(简称RAM) 随机存储器(又称读写存储器)指通过指令可以随机地、个别地对各个存储单元进行访问，一般访问所需时间基本固定，而与存储单元地址无关。 (2)只读存储器(简称ROM) 只读存储器是一种对其内容只能读不能写入的存储器，在制造芯片时预先写入内容。它通常用来存放固定不变的程序、汉字宇型库、字符及图形符号等。由于它和读写存储器分享主存储器的同一个地址空间，故仍属于主存储器的一部分。

(3)可编程序的只读存储器(简称PROM) 一次性写入的存储器，写入后，只能读出其内容，而不能再进行修改。 (4)可擦除可编程序只读存储器(简称EPROM) 可用紫外线擦除其内容的PROM，擦除后可再次写入。 (5)可用电擦除的可编程只读存储器(简称E2PROM) 可用电改写其内容的存储器，近年来发展起来的快擦型存储器(flash memory)具有E2PROM的特点。

“易失性存储器” ---停电后，其内容要丢失.如:RAM “非易失性存储器” ---即使停电，仍能保持其内容,如:ROM, PROM,EPROM,E2PROM “易失性存储器” ---停电后，其内容要丢失.如:RAM

三、主存储器的主要技术指标 主存储器的主要性能指标为主存容量、存储器存取时间和存储周期时间。

主存储器的容量:以字或字节为单位来表示主存储器存储单元的总数. 存储字:计算机可寻址的最小信息单位. 字长:一个存储字所包括的二进制位数。 访问存储器单位: 字可寻址, 字节可寻址. 主存储器的容量:以字或字节为单位来表示主存储器存储单元的总数. 格式:字长*字数(位/字节).例:1K*4(位) 地址二进制位数=Log2字数=log21K=10 数据二进制位数=字长=4

存取时间(memory access time)又称存储器访问时间，是指从启动一次存储器操作到完成该操作所经历的时间。 存储周期(memory cycle time)指连续启动两次独立的存储器操作(例如连续两次读操作)所需间隔的最小时间。通常，存储周期略大于存取时间，其差别与主存储器的物理实现细节有关。

四、主存储器的基本操作 主存储器用来暂时存储CPU正在使用的指令和数据，它和CPU的关系最为密切。主存储器和CPU的连接由总线支持连接形式如图。

CPU与主存之间采取异步工作方式，以ready信号表示一次访存操作的结束。

4.2 读/写存储器(即随机存储(RAM))半导体存储器 TTL型 速度很快、 功耗大、 双极型 ECL型 容量小 工艺 PMOS 功耗小、 容量大 电路结构 NMOS （静态MOS除外） MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM （双极型、静态MOS型）： 存储信息原理 依靠双稳态电路内部交叉反馈的机制存储信息。 功耗较大,速度快,作Cache。 动态存储器DRAM （动态MOS型）： 依靠电容存储电荷的原理存储信息。 功耗较小,容量大,速度较快,作主存。

一、 静态MOS存储单元与存储芯片 1.六管单元 （1）组成 T1、T3：MOS反相器 T2、T4：MOS反相器 触发器 Vcc 1.六管单元 W W （1）组成 T3 T1 T4 T2 T1、T3：MOS反相器 T5 T6 T2、T4：MOS反相器 触发器 T5、T6：控制门管 Z Z：字线，选择存储单元 W、 W： 位线，完成读/写操作 （2）定义 “1”：T1导通，T2截止； “0”：T1截止，T2导通。

（3）工作 （4）保持 Vcc T3 T1 T4 T2 T5 T6 Z W Z：加高电平， T5、T6 导通，选中该单元。 写入：在W、W上分别加高、低电平，写0；反之写1。 读出：根据W上有电流读1， W上有电流读0。 （4）保持 Z：加低电平， T5、T6截止，该单元未选中，保持原状态。 只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。 静态单元是非破坏性读出，读出后不需重写。

2. 地址译码系统 (1)．单译码方式：

(2). 双译码方式：（行列译码方式）

下面是使用上述单元组成的 16*1的静态存储器结构图： WE =0 执行写操作 WE =1 执行读操作 DIN为写入数据 DOUT为读出数据 00 01 10 1 1 11 10 01 00

3.存储芯片 （1）外特性 （2）内部寻址逻辑 2114（1K×4） 例.SRAM芯片2114（1K×4位） 地址端： A9~A0（入） Vcc A7 A8 A9 D0 D1 D2 D3 WE 3.存储芯片 2114（1K×4） 1 9 10 18 例.SRAM芯片2114（1K×4位） （1）外特性 A6 A5 A4 A3 A0 A1 A2 CS GND 地址端： A9~A0（入） 数据端： D3~D0（入/出） = 0 选中芯片 片选CS 控制端： = 1 未选中芯片 = 0 写 写使能WE = 1 读 电源、地 （2）内部寻址逻辑 寻址空间1K，存储矩阵分为4个位平面，每面1K×1位。

每面矩阵排成64行×16列。 64×16 6位行地址 行译码 列译码 4位列地址 一级： 地址译码， 两级译码 选择字线、位线。 二级： 1K 6位行地址 X0 行译码 X63 Y0 Y15 列译码 Xi 读/写线路 Yi W 4位列地址 一级： 地址译码， 两级译码 选择字线、位线。 二级： 一根字线和 一组位线交叉， 选择一位单元。

(2)开关特性 静态存储器的片选、写允许、地址和写入数据在时间配合上有一定要求。描述这些配合要求的参数以及输出传输延迟有很多种。了解这些参数对于正确使用存储器是很重要的。下面介绍这些参数。

片禁止到输出的传输延迟tPLHCS→ Dout ①读周期的参数 根据地址和片选信号建立时间的先后不同，有两种读数时间。若片选信号先建立，其输入输出波形如图4．5(a)所示；若地址先建立，其输入输出波形如图4．5(b)所示。和它相对应的参数有： 地址读数时间taAdr 片选读时间taCS 片禁止到输出的传输延迟tPLHCS→ Dout 地址对片选的建立时间tSUAdr→CS

地址对写允许WE的建立时间tSUAdr， 地址对写允许WE的保持时间thAdr， 片选对写控制的建立时间tsuCS和保持时间thCS ②写周期的参数 地址对写允许WE的建立时间tSUAdr， 地址对写允许WE的保持时间thAdr， 片选对写控制的建立时间tsuCS和保持时间thCS 输入数据对写允许的建立时间tsuDIN 数据对写允许的保持时间thDIN 最小写允许宽度tWWE

在WE=0期间不允许地址发生变化

2．动态存储器(DRAM) 存储原理： 将存储信息以电荷的形式存于电容上，不需要电源持续供电，可以是MOS栅极电容，也可以是专用的MOS电容。电容充至高电平为1，放至低电平为0。不需双稳态电路，充电后MOS管可以断开，电荷的泄漏极少，这降低了芯片的功耗。 DRAM集成度增大，每片容量大，功耗小。 当MOS管断开，有电荷泄露，时间长，放电后难以识别所存储的信息，因此经过一定时间需要对存1的电容重新充电，即需要刷新。

(1)三管存储单元和存储器原理 组成: T1,T2,T3,C 定义: 1:C有电荷 0:C上无电荷 工作: 读出:读出数据线预充电至高电位，然后读出选择线来高电位，用读出数据线的有/无变低来表示1/0. 写入:写入选择线高. 写1:写入数据线高,C充电 写0:写入数据线低,C放电

T CS VDD (2)单管单元的读写原理 定义： “0”：Cs无电荷 “1”：Cs有电荷 柵极 源极 漏极 字线 位 线 ++ - - 充电 放电 写 1 ：使位线为低电平，若CS 上无电荷，则 VDD 向 CS 充电； 若CS 上有电荷，则 CS 无充放电动作。 写 0 ：使位线为高电平，若CS 上无电荷，则 CS 无充放电动作， 若CS 上有电荷，则 CS 把所存电放完。 读操作：首先使位线充电至高电平，当字线来高电平后，T导通， ① 若 CS 上无电荷，则位线上无电位变化 (读出为 0)； ② 若 CS 上有电荷则会放电，并使位线电位由高变低， 接在位线上的读出放大器会感知这种变化，读出为1。

T + + - - CS VDD 字线 位 线 低 写 1 ：使位线为低电平， 若CS 上无电荷，则 VDD 向 CS 充电； - - CS 位 线 VDD 低 写 1 ：使位线为低电平， 若CS 上无电荷，则 VDD 向 CS 充电； 把 1 信号写入了电容 CS 中。 若CS 上有电荷，则 CS 的电荷不变， 保持原记忆的 1 信号不变。

T - - CS + + VDD 字线 位 线 低 写 1 ：使位线为低电平， 若CS 上有电荷，则 CS 的电荷不变， - - CS 位 线 + + VDD 低 写 1 ：使位线为低电平， 若CS 上有电荷，则 CS 的电荷不变， 保持原记忆的 1 信号不变。

T - - CS + + VDD 字线 位 线 高 写 0 ：使位线为高电平， 若CS 上有电荷，则 CS 通过 T 放电； - - CS 位 线 + + VDD 高 写 0 ：使位线为高电平， 若CS 上有电荷，则 CS 通过 T 放电； 把 0 信号写入了电容 CS 中。 若CS 上无电荷，则 CS 无充放电动作， 保持原记忆的 0 信号不变。

T CS VDD 字线 位 线 高 写 0 ：使位线为高电平， 当字线变高电平后， 若CS 上无电荷，则 CS 无充放电动作， 保持原记忆的 0 信号不变。

T - - CS ++ VDD 字线 高，T 导通， 位 线 高 低 读操作： 首先使位线充电至高电平，当字线来高电平后，T导通， 接在位线上的读出放大器会感知这种变化，读出为 1。

保持 Z：加低电平， T截止，该单元未选中，保持原状态。 单管单元是破坏性读出，读出后需重写。

单管单元的优点:线路简单，单元占用面积小，因此容量大，速度快。 单管单元的缺点：读出是破坏性的，故读出后要立即对单元进行“重写”，以恢复原信息；单元读出信号很小，要求有高灵敏度的读出放大器。

下面以16KXl动态存储器为例介绍动态存储器的原理。

(3)存储芯片举例: 2164（64K×1） 地址端： A7~A0（入） 分时复用，提供16位地址。 Di（入） 数据端： Do（出） Vcc CAS Do A6 A3 A4 A5 A7 2164（64K×1） 1 8 9 16 空闲/刷新 Di WE RAS A0 A2 A1 GND 地址端： A7~A0（入） 分时复用，提供16位地址。 Di（入） 数据端： Do（出） = 0 写 写使能WE 高8位地址 = 1 读 控制端： 行地址选通RAS ：=0时A7~A0为行地址 片选 列地址选通CAS ：=0时A7~A0为列地址 电源、地 低8位地址 1脚未用，或在新型号中用于片内自动刷新。

(4)再生(刷新) 原因：DRAM是通过把电荷充积到MOS管的栅极电容或专门的MOS电容中去来实现信息存储的。但是由于电容漏电阻的存在，随着时间的增加，其电荷会逐渐漏掉，从而使存储的信息丢失。为了保证存储信息不遭破坏，必须在电荷漏掉以前就进行充电，以恢复原来的电荷。 定义：把这一充电过程称为再生，或称为刷新。对于DRAM，再生一般应在小于或等于2ms的时间内进行一次。 SRAM则不同，由于SRAM是以双稳态电路为存储单元的，因此它不需要再生。

DRAM采用“读出”方式进行再生。 单管单元的读出是破坏性的(若单元中原来充有电荷，读出时，Cs放电)，而接在单元数据线上的读放是一个再生放大器，在读出的同时，读放又使该单元的存储信息自动地得以恢复。 由于DRAM每列都有自己的读放，因此，只要依次改变行地址，轮流对存储矩阵的每一行所有单元同时进行读出，当把所有行全部读出一遍，就完成了对存储器的再生(这种再生称行地址再生)。

动态存储器的刷新 1.刷新定义和原因 定期向电容补充电荷 刷新 动态存储器依靠电容电荷存储信息。平时无电源 供电，时间一长电容电荷会泄放，需定期向电容 补充电荷，以保持信息不变。

2.最大刷新间隔（刷新周期） 在此期间，必须对所有动态单元刷新一遍。 2ms 3.刷新方法 各动态芯片可同时刷新，片内按行刷新 （按行读）。 注意刷新与重写的区别。 破坏性读出后重写，以恢复原来的信息。 “读出”方式的刷新 非破坏性读出的动态M，需补充电荷以保持原来的信息。 刷新逻辑(专门处理) 2.最大刷新间隔（刷新周期） 在此期间，必须对所有动态单元刷新一遍。 2ms 3.刷新方法 各动态芯片可同时刷新，片内按行刷新 （按行读）。

CPU访存： 由CPU提供行、列地址，随机访问 对主存的访问 动态芯片刷新： 由刷新地址计数器提供行地址，定时刷新 4.刷新周期的安排方式 （1）集中刷新 2ms内集中安排所有刷新周期。 R/W 刷新 用在实时要求不高的场合。 2ms 死区 50ns

例如，一个存储器有1024行，系统工作周期为2OOns。RAM刷新周期为2ms。这样，在每个刷新周期内共有10000个工作周期，其中用于再生的为1024个工作周期，用于读和写的为8976个工作周期。 集中刷新的缺点是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作。

每隔一段时间刷新一行。如在128行的DRAM中 （2）分步刷新 各刷新周期分散安排在2ms内。 每隔一段时间刷新一行。如在128行的DRAM中 2ms 例. ≈15.6 微秒 128行 每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行 R/W R/W 刷新 R/W R/W 刷新 R/W 15.6微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 （DMA请求） （DMA请求） 用在大多数计算机中。

(5)时序图 DRAM有以下几种工作方式：读工作方式，写工作方式，读—改写工作方式，页面工作方式和再生工作方式。 下面介绍这几种工作方式的时序图，在介绍时序图前，先介绍RAS，CAS与地址Adr的相互关系(图4．10)。

注意 (1)CAS的下沿必须滞后于RAS的下沿. (2) RAS，CAS的负电平及正电平宽度要求. (3)行地址对RAS的下沿以及列地址对CAS的下沿均应有足够的地址建立时间t1,t2和地址保持时间t3，t4。

①读工作方式(WE=1)

②写工作方式(WE=0)

③读—改写工作方式

④页面工作方式

⑤再生工作方式 再生工作原理已作过介绍，再生工作方式将在下面讨论，这里不再讨论。

(6)DRAM与SRAM的比较 DRAM的优点: (a)每片存储容量较大；引脚数少。 (b)价格比较便宜。 (c)所需功率大约只有SRAM的1／6。 DRAM作为计算机主存储器的主要元件得到了广泛的应用.

DRAM的缺点: (a)速度比SRAM要低。 (b)DRAM需要再生，这不仅浪费了宝贵的时间，还需要有配套的再生电路，它也要用去一部分功率。 SRAM一般用作容量不大的高速存储器。

SRAM DRAM 存储信息 触发器 电容 破坏性读出 非 是 需要刷新 不要 需要 送行列地址 同时送 分两次送 运行速度 快 慢 集成度 低 高 发热量 大 小 存储成本 高 低 用途 cache 主存

4．3 非易失性半导体存储器 易失性存储器(DRAM和SRAM):当掉电时，所存储的内容立即消失。 4．3 非易失性半导体存储器 易失性存储器(DRAM和SRAM):当掉电时，所存储的内容立即消失。 非易失性半导体存储器:即使停电，所存储的内容也不会丢失。 根据半导体制造工艺的不同，可分为ROM，PROM，EPROM，E2PROM和Flash Memory。

1．只读存储器(ROM) 掩模式ROM由芯片制造商在制造时写入内容，以后只能读而不能再写入。其基本存储原理是以元件的“有／无”来表示该存储单元的信息(“1”或“0”)，可以用二极管或晶体管作为元件，显而易见，其存储内容是不会改变的。

2．可编程序的只读存储器(PROM) PROM可由用户根据自己的需要来确定ROM中的内容，常见的熔丝式PROM是以熔丝的接通和断开来表示所存的信息为“1”或“0”。刚出厂的产品，其熔丝是全部接通的，使用前，用户根据需要断开某些单元的熔丝(写入)。显而易见，断开后的熔丝是不能再接通了，因此，它是一次性写入的存储器。掉电后不会影响其所存储的内容。

3．可擦可编程序的只读存储器(EPROM)

编程序(写入)时，在控制栅的高压吸引下，自由电子越过氧化层进入浮置栅；当浮置栅极获得足够多的自由电子后，漏源极间便形成导电沟道(接通状态)，信息存储在周围都被氧化层绝缘的浮置栅上，即使掉电，信息仍保存。 改写时，先将其全部内容擦除，然后再编程。 擦除是靠紫外线使浮置栅上电荷泄漏而实现的。 EPROM的编程次数不受限制。

4．可电擦可编程序只读存储器(E2PROM) E2PROM每个存储单元采用两个晶体管。其栅极氧化层比EPROM薄，因此具有电擦除功能。 E2PROM的编程序原理与EPROM相同，但擦除原理完全不同，重复改写的次数有限制(因氧化层被磨损) 。 其读写操作类似于SRAM，但每字节的写入周期要几毫秒，比SRAM长得多。

5．快擦除读写存储器(Flash Memory) Flash Memory是用单管来存储一位信息，用电来擦除,但是它只能擦除整个区或整个器件。在源极上加高压Vpp，控制栅接地，在电场作用下，浮置栅上的电子越过氧化层进入源极区而全部消失，实现整体擦除或分区擦除。

快擦除读写存储器于1983年推出，1988年商品化。它兼有ROM和RAM俩者的性能，又有ROM，DRAM一样的高密度。目前价格已略低于DRAM，芯片容量已接近于DRAM，是唯一具有大存储量、非易失性、低价格、可在线改写和高速度(读)等特性的存储器。它是近年来发展很快很有前途的存储器。

4．4 DRAM的研制与发展 近年来，开展了基于DRAM结构的研究与发展工作，现简单介绍于下：

1．增强型DRAM(EDRAM) 增强型DRAM(EDRAM)改进了CMOS制造工艺，使晶体管开关加速，其结果使EDRAM的存取时间和周期时间比普通DRAM减少一半，而且在EDRAM芯片中还集成了小容量SRAM cache(有关cache的原理见7．3节)。例如，在4Mb(1MX4位)EDRAM芯片中，内含4MbDRAM和2Kb(512X4位)SRAM cache。4Mb(1MX4位)DRAM的访问地址为20位，其中11位为行地址，9位为列地址，片内的SRAM与DRAM之间的总线宽度为256字节(2Kb)，因此在SRAM中保存的是最后一次读操作所在行的全部内容(29X4位，即512X4位)，如果下次访问的是该行内容，则可直接访问快速SRAM cache。

2．cache DRAM(CDRAM) 其原理与EDRAM相似，其主要差别是SRAM cache的容量较大，且与真正的cache原理相同。 在存储器直接连接处理器的系统中，cache DRAM可取代第二级cache和主存储器(第一级cache在处理器芯片中)。 CDRAM还可用作缓冲器支持数据块的串行传送。例如，用于显示屏幕的刷新，CDRAM可将数据从DRAM预取到SRAM中，然后由SRAM传送到显示器。

3.EDO DRAM 扩充数据输出(extended data out，简称EDO)，它在完成当前内存周期前即可开始下一内存周期的操作，因此能提高数据带宽或传输率。

4．同步DRAM(SDRAM) 具有新结构和新接口的SDRAM已被广泛应用于计算机系统中。它的读写周期 (10ns～15ns)比EDO DRAM(20ns～30ns)快，有望取代EDODRAM。

典型的DRAM是异步工作的，处理器送地址和控制信号到存储器后，等待存储器进行内部操作(选择行线和列线，读出信号放大，并送输出缓冲器等)，此时处理器只能等待，因而影响了系统性能。 而SDRAM与处理器之间的数据传送是同步的，在系统时钟控制下，处理器送地址和控制命令到SDRAM后，在经过一定数量(其值是已知的)的时钟周期后，SDRAM完成读或写的内部操作。在此期间，处理器可以去进行其他工作，而不必等待之。

另外，SDRAM芯片内部有两个存储体，提供了芯片内部并行操作(读／写)的机会。 SDRAM的内部逻辑如图4．17所示。SDRAM采用成组传送方式(即一次传送一组数 据)，除了传送第一个数据需要地址建立时间和行线充电时间以外，在以后顺序读出数据时，均可省去上述时间，因此SDRAM对读出存储阵列中同一行的一组顺序数据特别有效；对顺序传送大量数据(如字处理和多媒体等)特别有效。图4．17中的方式寄存器和控制逻辑给 用户提供了附加的功能：①允许用户设置成组传送数据的长度；②允许程序员设定SDRAM接收命令后到开始传送数据的等待时间。 另外，SDRAM芯片内部有两个存储体，提供了芯片内部并行操作(读／写)的机会。

5．Rambus DRAM(RDRAM) 由Rambus公司开发的RambusDRAM着重研究提高存储器频带宽度问题。该芯片采取垂直封装，所有引出针都从一边引出，使得存储器的装配非常紧凑。它与CPU之间传送数据是通过专用的RDRAM总线进行的，而且不用通常的RAS，CAS，WE和CE信号。该芯片采取异步成组数据传输协议，在开始传送时需要较大存取时间(例如48ns)，以后可达到500Mb／s的传输率。能达到这样的高速度是因为精确地规定了总线的阻抗、时钟和信号。RDRAM从高速总线上得到访存请求，包括地址、操作类型和传送的字节数。 Rambus得到Intel公司的支持，其高档的Pentium III处理器将采用Rambus DRAM结构。

6．集成随机存储器(IRAM) 将整个DRAM系统集成在一个芯片内，包括存储单元阵列；刷新逻辑；裁决逻辑、地址分时、控制逻辑及时序等。片内还附加有测试电路。

7．ASIC RAM 根据用户需求而设计的专用存储器芯片，它以RAM为中心，并结合其他逻辑功能电路。 例如，视频存储器(videomemory)是显示专用存储器，它接收外界送来的图像信息，然后向显示系统提供高速串行信息。

4．5 半导体存储器的组成与控制 半导体存储器的读写时间一般在十几至几百毫微秒之间，其芯片集成度高，体积小，片内还包含有译码器和寄存器等电路。常用的半导体存储器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16MXl位和4MX4位等种类。

1．存储器容量扩展 1个存储器的芯片的容量是有限的，它在字数或字长方面与实际存储器的要求都有很大差距，所以需要在字向和位向进行扩充才能满足需要。 设计前确定: 所设计的存储器的总容量：字数 * 位数 所选用的存储芯片，需要在字 / 位上扩展

(1)位扩展 概念:位扩展指的是用多个存储器器件对字长进行扩充。 方法:位扩展的连接方式是将多片存储器的地址、片选CS、读写控制端R／W相应并联，数据端分别引出。

例1:16KX4位芯片组成16KX8位的存储器

例2：用4M1的芯片组成4M8的存储器 CS I/O R/W I/O 地址线22根 I/O · · 4M1 I/O 数据线8根 A21 D7 D0

(2)字扩展 动态存储器一般不设置CS端，但可用RAS端来扩展字数。只有当RAS由“1”变“0”时，才会激发出行时钟，存储器才会工作。 概念: 字扩展指的是增加存储器中字的数量。 方法: 静态存储器进行字扩展时，将各芯片的地址线、数据线、读写控制线相应并联，而由片选信号来区分各芯片的地址范围。 动态存储器一般不设置CS端，但可用RAS端来扩展字数。只有当RAS由“1”变“0”时，才会激发出行时钟，存储器才会工作。 动态存储器一般不设置CS端，但可用RAS端来扩展字数。只有当RAS由“1”变“0”时，才会激发出行时钟，存储器才会工作。

解题思路 (1) 确定需要几个芯片 (2) 确定CPU发出几位地址，即地址总线有几根 (3) 芯片本身的地址线数，多余的作为片选信号 (4) 确定数据总线的数据线数，芯片内部需要的数据线数 (5) 读写控制线发往所有的芯片，连接所有的连线

例: 4个16KX8位静态芯片组成64KX8位存储器。 16KX8 16KX8 16KX8 16KX8 各芯片的地址范围： 地址线 A15A14 A13A12 A11A10 A9A8 A7A6 A5A4 A3A2 A1A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000H 0 1 1 0 … 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 FFFFH 芯片0 0000H 3FFFH 芯片1 4000H 7FFFH 芯片2 8000H BFFFH 芯片3 C000H FFFFH 各芯片的地址范围：

例: 4个16KX8位静态芯片组成64KX8位存储器。

(3)字位扩展 实际存储器往往需要字向和位向同时扩充。一个存储器的容量为MXN位，若使用LXK位存储器芯片，那么，这个存储器共需要 个存储器芯片。

例题：由Intel2114(1KX4位)芯片组成容量为4KX8位的主存储器的逻辑框图,说明地址总线和数据总线的位数，该存储器与8位字长的CPU的连接关系。 解：此题所用芯片是同种芯片。 (1) 片数=存储器总容量(位)/芯片容量(位) =4K*8/(1K*4)=8(片) (2) CPU总线(由存储器容量决定) 地址线位数=log2(字数)=log2(4K)=12(位) 数据线位数=字长=8(位)

（3）芯片总线（由芯片容量决定） 地址线=log2(1K)=10(位) 数据线=4（位） （4）分组（组内并行工作，cs连在一起，组间串行工作，cs分别连接译码器的输出） 组内芯片数=存储器字长/芯片字长=8/4=2（片） 组数=芯片总数/组内片数=8/2=4（组） （5）地址分配与片选逻辑

64KB 4KB A15…A12A11A10A9……A0 需12位地址寻址： A11~A0 低位地址分配给芯片，高位地址形成片选逻辑。 1K 芯片地址 64KB 1K×4 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 4KB 0 1 1 …… 1 需12位地址寻址： 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 A11~A0 1 1 1 …… 1 低位地址分配给芯片，高位地址形成片选逻辑。 芯片 芯片地址 片选信号 片选逻辑 访问地址范围 1K A9~A0 CS0 A11A10 0000~03FF 1K A9~A0 CS1 A11A10 0400~07FF 1K A9~A0 CS2 A11A10 0800~0BFF 1K A9~A0 CS3 A11A10 0C00~0FFF

(6)连接方式:扩展位数,扩展单元数,连接控制线

例2. 某半导体存储器，按字节编址。其中，0000H ~07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H~13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15~A0（低）。给出地址分配和片选逻辑。 1.计算容量和芯片数 ROM区：2KB RAM区：3KB 共3片 2.地址分配与片选逻辑 存储空间分配： 先安排大容量芯片（放地址低端），再安排小容量芯片。 便于拟定片选逻辑。

64KB A15A14A13A12A11A10A9…A0 1K 2K 5KB需13位地址寻址： ROM RAM A12~A0 0 0 0 0 0 0 …… 0 5KB需13位地址寻址： ROM 0 0 0 0 0 1 …… 1 0 0 0 0 1 0 …… 0 0 0 0 0 1 1 …… 1 RAM 0 0 0 1 0 0 0 … 0 0 0 0 1 0 0 1 … 1 A12~A0 块的末地址=首地址+容量-1 低位地址分配给芯片，高位地址形成片选逻辑。 芯片 芯片地址 片选信号 片选逻辑 地址范围 2K A10~A0 CS0 A12A11 0000~07FF 0800~0FFF 2K A10~A0 CS1 A12A11 1000~13FF 1K A9~A0 CS2 A12A11 A10 A15A14A13为全0

设计一半导体存储器，其中ROM区4KB，选 用ROM芯片（4K×4位/片）；RAM区3KB，选用RAM 作业： 设计一半导体存储器，其中ROM区4KB，选 用ROM芯片（4K×4位/片）；RAM区3KB，选用RAM 芯片（2KB/片和1K×4位/片）。地址总线A15--A0 （低），双向数据总线D7--D0（低），读/写线 R/W，地址有效信号VMA (=1,片选有效；=0,片选无效)。 1.给出芯片地址分配和片选逻辑式 2.画出该存储器逻辑框图（各芯片信号线的连接 及片选逻辑电路， 片选低电平有效）。 注意：ROM的数据端是单向（出），不使用R/W； VMA连至片选逻辑电路。

2．存储控制 在存储器中，往往需要增设附加电路。这些附加电路包括地址多路转换线路、地址选通、刷新逻辑，以及读／写控制逻辑等。 在大容量存储器芯片中，为了减少芯片地址线引出端数目，将地址码分两次送到存储器芯片，因此芯片地址线引出端减少到地址码的一半。

动态MOS存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新访存裁决，刷新控制逻辑等。这些线路可以集中在RAM存储控制器芯片中。 例如Intel 8203DRAM控制器是为了控制2117，2118和2164DRAM芯片而设计的。 2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。图4．21是Intel 8203逻辑框图。根据它所控制的芯片不同，8203有16K与64K两种工作模式。

3．存储校验线路 计算机在运行过程中，主存储器要和CPU、各种外围设备频繁地高速交换数据。由于结构、工艺和元件质量等种种原因，数据在存储过程中有可能出错，所以，一般在主存储器中设置差错校验线路。

早期的计算机多采用奇偶校验电路，只有一位附加位，但这只能发现一位错而不能纠正。 实现差错检测和差错校正的代价是信息冗余。 早期的计算机多采用奇偶校验电路，只有一位附加位，但这只能发现一位错而不能纠正。 由于大规模集成电路的发展，主存储器的位数可以做得更多，使多数计算机的存储器有纠正错误代码的功能(ECC)。一般采用的海明码校验线路可以纠正一位错(参见第3章)。

4．6 多体交叉存储器 4．6．1 编址方式 计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称为“存储模块”。这种多模块存储器可以实现重叠与交叉存取。如果在M个模块上交叉编址(M=2m)，则称为模M交叉编址。通常采用的编址方式如图4．22(a)所示。

设存储器包括M个模块，每个模块的容量为L，各存储模块进行低位交叉编址，连续的地址分布在相邻的模块中。第i个模块Mi的地址编号应按下式给出： M*j+i 其中，j=0，1，2，...，L-1 i=0，1，2，...，M-1

连续地址分布在相邻的不同模块内，而同一模块内的地址都是不连续的。在理想情况下，如果程序段和数据块都连续地在主存中存放和读取，那么，这种编址方式将大大地提高主存的有效访问速度。 M个交叉模块的使用率是变化的，大约在 之间。例如，在大型计算机中M取16至32，则平均有效存取时间至少可以缩短到单存储体的1／4至1／6。高档微机M值可取2或4。

一般模块数M取2的m次幂，但有的机器采用质数个模块，如我国银河机的M为31，其硬件实现比较复杂，要有大套专门逻辑电路，用来从主存的物理地址计算出存储体的模块号和块内地址。但这种办法可以减少存储器冲突，只有当连续访存的地址间隔是M或M的倍数时才会产生冲突，这种情况的出现机会是很少的。

4.6.2 重叠与交叉存取控制 多体交叉存储模块可以有两种不同的方式进行访问： 4.6.2 重叠与交叉存取控制 多体交叉存储模块可以有两种不同的方式进行访问： 同时访问:所有模块同时启动一次存储周期，相对各自的数据寄存器并行地读出或写入信息；同时访问要增加数据总线宽度,但能一次提供多个数据或多条指令。 交叉访问:M个模块按一定的顺序轮流启动各自的访问周期，启动两个相邻模块的最小时间间隔等于单模块访问周期的1／M。

每一存储模块本身来说，对它的连续两次访问时间间隔仍等于单模块访问周期,但每隔一个T/M就有一个数据存取。

CPU和IOP(输入输出处理机)对存储器的访问是由主存控制部件控制的。 当CPU发出读或写请求操作时，由交叉编址位选择存储体。并查询该体控制部件中的“忙”触发器(BUSYi,j=0～3)是否为“1”。当该触发器为“1”时，表示存储体正在进行读或写操作，需要等待这次操作结束后将“忙”触发器置“0”，才能响应新的读或写请求。 当存储体完成读写操作时，向CPU发出“回答”信号。如果CPU还要继续读、写操作，则将下一个地址码及其读、写命令送至存储控制部件，重复上述过程。

由于CPU和IOP共享主存，或多处理机共享主存的原因，访问主存储器的请求源来自多方面，因此可能出现几个请求源同时访问同一个存储体的情况。出现这种冲突情况时，存储体只能先满足其中一个请求源的要求，然后再满足其他请求源的要求，这就需要经过一个排队线路，先处理排队优先的请求源提出的要求。

本章重难点 1、主存的地位，操作（与CPU的连接） 2、RAM存储单元的工作原理 3、存储芯片的内部组成、外部特征 4、半导体存储器的组成

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