数字电子技术 Digital Electronics Technology 第3章 门电路 海南大学《数字电子技术》课程组 教学网址：http://hainu.edu.cn/szjpkc 讨论空间：http://975885101.qzone.qq.com/ E-mail: 975885101@qq.com 2018/9/18

3.1 概述 1. 门电路 2. 高低电平 高电平：数字电路中较高电平代数值的范围。 3. 正负逻辑 3.1 概述 1. 门电路 是用以实现逻辑关系的电子电路，与基本逻辑关系相对应。门电路主要有：与门、或门、与非门、或非门、异或门等。 2. 高低电平 高电平：数字电路中较高电平代数值的范围。 低电平：数字电路中较低电平代数值的范围。 3. 正负逻辑 正逻辑：用高电平代表1、低点平代表0。在数字电路中，一般采用正逻辑系统。 负逻辑：用高电平代表0、低点平代表1。 2018/9/18

3.1 概述 4. 集成电路 IC（Integrated Circuits）：将元、器件制作在同一硅片上，以实现电路的某些功能。 3.1 概述 Positive Logic Negative Logic v v VH 1 VH VL VL 1 t t 4. 集成电路 IC（Integrated Circuits）：将元、器件制作在同一硅片上，以实现电路的某些功能。 SSI（Small-Scale Integration）： 10个门电路。 MSI（Medium-Scale Integration）：10~100个门电路。 LSI（Large-Scale Integration）：1000~10000个门电路。 VLSI（Very Large-Scale Integration）： 10000个门电路。 2018/9/18

3.2 半导体二极管门电路 1. 半导体二极管的开关特性 3.2 半导体二极管门电路 1. 半导体二极管的开关特性 用来接通或断开电路的开关器件应具有两种工作状态：一种是接通（要求其阻抗很小，相当于短路），另一种是断开（要求其阻抗很大，相当于开路）。 二极管具有单向导电性：正向导通，反向截止，相当于一个受电压控制的电子开关。 二极管加正向电压时导通，伏安特性很陡、压降很小（硅管为0.7V，锗管为0.3V），可以近似看作是一个闭合的开关。二极管加反向电压时截止，反向电流很小（nA级），可以近似看作是一个断开的开关。把uD<UT=0.5V看成是硅二极管的截止条件。 2018/9/18

3.2 半导体二极管门电路 2018/9/18

3.2 半导体二极管门电路 在低速脉冲电路中，二极管开关由接通到断开，或由断开到接通所需要的转换时间通常是可以忽略的。然而在数字电路中，二极管开关经常工作在高速通断状态。由于PN结中存储电荷的存在，二极管开关状态的转换不能瞬间完成，需经历一个过程。 tre=ts+tf 叫做反向恢复时间。该现象说明，二极管在输入负跳变电压作用下，开始仍然是导通的，只有经过一段反向恢复时间tre之后，才能进入截止状态。由于tre的存在，限制了二极管的开关速度 。 2018/9/18

3.2 半导体二极管门电路 2. 二极管与门 3. 二极管或门 A B Y 2018/9/18

3.3 CMOS门电路 MOS门电路：以MOS管作为开关元件构成的门电路。 MOS门电路，尤其是CMOS门电路具有制造工艺简单、集成度高、抗干扰能力强、功耗低、价格便宜等优点，得到了十分迅速的发展。 MOS管有NMOS管和PMOS管两种。当NMOS管和PMOS管成对出现在电路中，且二者在工作中互补，称为CMOS管(意为互补)。MOS管有增强型和耗尽型两种。在数字电路中，多采用增强型。 2018/9/18

3.3 CMOS门电路 1. MOS管的开关特性 Vgs=0 → Rds 106 () → I  10-6 (A)  0 （1）NMOS管的开关特性 Vgs  Vgs(th) → Rds  10 () << RL →VRds 0 D接正电源 截止 导通 2018/9/18

3.3 CMOS门电路 （2）PMOS管的开关特性 D接负电源 导通 截止 2018/9/18

3.3 CMOS门电路 2. CMOS反相器 A Z 1 PMOS管 工作特点：TP和VTN总是一管导通而另一管截止，流过VTP和VTN的静态电流极小（纳安数量级），因而CMOS反相器的静态功耗极小。这是CMOS电路最突出的优点之一。 NMOS管 2018/9/18

3.3 CMOS门电路 VIN Q1 Q2 VOUT VDD=+5.0V VDD=+5.0V Q2 (PMOS) VIN=L VOUT=H A VDD=+5.0V Z Q2 (PMOS) Q1 (NMOS) 拉电流IOH VDD=+5.0V VIN=H VOUT=L VIN Q1 Q2 VOUT 0.0(L) off on 5.0(H) 灌电流IOL 5.0(H) on off 0.0(L) 2018/9/18

3.3 CMOS门电路 3. CMOS反相器的静态特性 电压传输特性和电流传输特性 BC段：转折区 阈值电压UTH≈VDD/2 转折区中点：电流最大 AB段：截止区 iD为0 CMOS反相器 在使用时应尽 量避免长期工 作在BC段。 CD段：导通区 2018/9/18

3.3 CMOS门电路 CMOS逻辑电平和噪声容限 VDD VOHmin High-state HIGH DC noise margin VDD ABNORMAL HIGH LOW VOHmin VIHmin VILmax VOLmax High-state DC noise margin Low-state DC noise margin VOHmin=VDD–0.1V VNH =VOHmin -VIHmin VOLmax=0.1V VIHmin=0.7VDD VNL = VILmax -VOLmax VILmax=0.3VDD 2018/9/18

3.3 CMOS门电路 扇出系数 逻辑门所能够驱动同类门（输入端）的个数。 总的扇出系数是高、低电平状态下扇出系数中较小的一个。 IOLmax: 保证输出不高于VOLmax的低电平最大灌电流。 IOHmax:保证输出不低于VOHmin的高电平最大拉电流。 2018/9/18

下降时间tf：输出从高电平转换到低电平所需的时间。 上升时间tr：输出从低电平转换到高电平所需的时间。 3.3 CMOS门电路 4. CMOS反相器的动态特性 转换时间 : 逻辑电路的输出从一个状态转换到另一个状态所需的时间。 (a) ideal case tr tf (b) approximation tr tf VIHmin VILmax (C) actual case 下降时间tf：输出从高电平转换到低电平所需的时间。 上升时间tr：输出从低电平转换到高电平所需的时间。 2018/9/18

3.3 CMOS门电路 传输延迟 : 逻辑电路的输入变化到其输出发生相应变化所间隔的时间。 tpHL tpLH tpHL: 输入变化导致输出从高电平到低电平变化所间隔的时间。 tpHL tpLH 50% VIH 50% VOH CMOS反相器的传输延迟 tpLH:输入变化导致输出从低电平到高电平变化所间隔的时间。 2018/9/18

3.3 CMOS门电路 功耗 静态功耗: 逻辑电路输出状态不发生变化时的功耗。 大多数CMOS电路具有很低的静态功耗，所以在很多低功耗的场合采用CMOS集成电路。 动态功耗: 逻辑电路输出状态发生变化时的功耗，其值比静态功耗大得多。 PC: 平均功耗；PT: 瞬时导通功耗；PD: 总的动态功耗。 CPD: 功耗电容； CL: 负载电容。 VDD: 电源电压。 f : 信号频率。 2018/9/18

3.3 CMOS门电路 5. 其它类型的CMOS门电路 与非门 A VDD Z B Q1 Q2 Q3 Q4 A B Q1 Q2 Q3 Q4 L H off on A B Z 1 A B Z 2018/9/18

3.3 CMOS门电路 VDD A B Z 或非门 Q4 Q2 Q1 Q3 A B Q1 Q2 Q3 Q4 Z L H off on A B 1 A B Z 2018/9/18

3.3 CMOS门电路 In principle, you could design a CMOS NAND or NOR gate with a large number of inputs. A VDD Z B Q1 Q2 Q3 Q4 Q6 C Q5 Why couldn't a CMOS gate has large number of inputs? 扇入系数：逻辑门输入端的个数（Ni ）。 I2 I3 I4 I1 OUT I6 I7 I8 I5 2018/9/18

3.3 CMOS门电路 传输门 若 C =1（接VDD )、C’ =0（接地），当uI =1时，VTN导通；uI =0 时，VTP导通；所以VTP和VTN至少有一管导通，使传输门TG导通。 若 C =0（接VDD )、C’ =1（接地），VTP和VTN都截止，使传输门TG截止。 由于VTP和VTN在结构上对称，所以图中的输入和输出端可以互换，又称双向开关。 2018/9/18

3.3 CMOS门电路 （3）应用举例 ① CMOS模拟开关：实现单刀双掷开关的功能。 C = 0时，TG1导通、TG2截止，uO = uI1； C = 1时，TG1截止、TG2导通，uO = uI2。 2018/9/18

3.3 CMOS门电路 ② CMOS三态门 当EN= 0时，TG导通，F=A； 当EN=1时，TG截止，F为高阻输出。 2018/9/18

3.3 CMOS门电路 VCC A B Q1 Q2 Z L L off off open L H off on open Z 漏极开路门 B VCC Z Q2 Q1 A A B Q1 Q2 Z L L off off open L H off on open H L on off open H H on on L RP A B Z VP RL 上拉电阻 A B Z 2018/9/18

3.3 CMOS门电路 VP RP Z=VOHmin IOHmin ILH RL VP RP Z=VOLmax ILL IOLmax RL Pull-up resistor calculation A B Z=VOHmin VP RP ILH IOHmin RL Open-drain gates can be useful in driving light-emitting diodes (LEDs) and other devices; performing wired logic; and driving multisource buses. A B Z=VOLmax VP RP ILL IOLmax RL 2018/9/18

Voltage of hysteresis =VT+-VT- 3.3 CMOS门电路 施密特触发器 VOUT VIN VT- VT+ 2.1 2.9 5.0 Voltage of hysteresis =VT+-VT- 2018/9/18

3.3 CMOS门电路 6. CMOS电路的优点 （1）微功耗。 CMOS电路静态电流很小，约为纳安数量级。 （2）抗干扰能力很强。 输入噪声容限可达到VDD/2。 （3）电源电压范围宽。 多数CMOS电路可在3～18V的电源电压范围内正常工作。 （4）输入阻抗高。 （5）负载能力强。 CMOS电路可以带50个同类门以上。 （6）逻辑摆幅大。（低电平0V，高电平VDD ） 2018/9/18

3.3 CMOS门电路 74 FAM nn 7. CMOS系列及命名方法 最早的商用 CMOS集成电路为 4000系列，现以下列方法命名： 前缀 系列助记符 功能数字 前缀：74—商用系列；54—军用系列。 助记符：以字母表示系列类型。 功能数字：以数字表示电路的逻辑功能。 2018/9/18

3.3 CMOS门电路 助记符： HC（ High-speed CMOS ，高速CMOS 系列）； HCT（High-speed CMOS, TTL compatible ，与TTL兼容的高速CMOS 系列）； VHC（Very High-speed CMOS，甚高速CMOS 系列）； VHCT: Very High-speed CMOS, TTL compatible，与TTL兼容的甚高速CMOS 系列）。 例：74HC04-商用高速CMOS 六反相器； 74HCT00-商用高速CMOS 四-二输入与非门。 2018/9/18

3.3 CMOS门电路 8. CMOS电路的使用注意事项 输入电路的静电保护 CMOS电路的输入端设置了保护电路，给使用者带来很大方便。但是，这种保护还是有限的。由于CMOS电路的输入阻抗高，极易产生感应较高的静电电压，从而击穿MOS管栅极极薄的绝缘层，造成器件的永久损坏。为避免静电损坏，应注意以下几点： （1）所有与CMOS电路直接接触的工具、仪表等必须可靠接地。 （2）存储和运输CMOS电路，最好采用金属屏蔽层做包装材料。 2018/9/18

3.3 CMOS门电路 8. CMOS电路的使用注意事项 输入电路的静电保护 CMOS电路的输入端设置了保护电路，给使用者带来很大方便。但是，这种保护还是有限的。由于CMOS电路的输入阻抗高，极易产生感应较高的静电电压，从而击穿MOS管栅极极薄的绝缘层，造成器件的永久损坏。为避免静电损坏，应注意以下几点： 多余或暂时不用的输入端的处理 （1）多余或暂时不用的输入端的不能悬空； （2）与其它输入端并联使用。 2018/9/18

3.3 CMOS门电路 （3）将不用的输入端按照电路功能要求接电源或接地。比如将与门、与非门的多余输入端接电源，将或门、或非门的多余输入端接地。一般，接电源时需接上拉电阻；接地时需接下拉电阻。典型值1-10k。 电路设计与安装应尽量消除噪声，保证电路稳定工作。 （1）在每一块插板的电源线上，并接几十μF的低频去耦电容和0.01~0.047μF的高频去耦电容，以防止TTL电路的动态尖峰电流产生的干扰。 （2） 整机装置应有良好的接地系统。 2018/9/18

3.3 CMOS门电路 例： A An unused inputs can be tied to another. F B C An unused AND or NAND input can be tied to logic 1. An unused OR or NOR input can be tied to logic 0. pull-up resistor A B F C 1k A B F C +5V 1k pull-down resistor 2018/9/18

3.4 TTL门电路 1. 双极性三极管的开关特性（静态） 1. 双极性三极管的开关特性（静态） 　在数字电路中，三极管作为开关元件，主要工作在饱和和截止两种开关状态，放大区只是极短暂的过渡状态。 2018/9/18

3.4 TTL门电路 2. 三极管的开关时间（动态特性） 存储时间ts 延迟时间td 上升时间tr 下降时间tf 开启时间ton 2. 三极管的开关时间（动态特性） 存储时间ts 延迟时间td 上升时间tr 下降时间tf 开启时间ton 关闭时间toff 2018/9/18

3.4 TTL门电路 (1) 开启时间ton ：三极管从截止到饱和所需的时间。 ton = td +tr td ：延迟时间 tr ：上升时间 (2) 关闭时间toff ：三极管从饱和到截止所需的时间。 　　　　　　　toff = ts +tf ts ：存储时间（几个参数中最长的；饱和越深越长） tf ：下降时间 toff > ton 。　 开关时间一般在纳秒数量级。高频应用时需考虑。 2018/9/18

3.4 TTL门电路 3. TTL反相器（Transistor-Transistor Logic） （1）电路结构和工作原理 当输入高电平时， uI=3.6V，VT1处于倒置工作状态，集电结正偏，发射结反偏， uB1=0.7V×3=2.1V IB2=(5-2.1)/4=0.725mA 假定 2>10，若T2工作于放大状态，则 IC2>7.25mA 所以 VC2<VCC-IC2R2=-6.6V 故T2不可能工作于放大状态和截止状态，只可能是饱和状态。 因VB4=VCES2+VBE5=1V VT4截止。VT5状态取决于外电路，在输出电流小于IOLmax时，输出为低电平uO=0~0.3V。 2.1V 3.6V 0.3V 2018/9/18

3.4 TTL门电路 1V 0.3V 3.6V 当输入低电平时， uI=0.3V，VT1发射结导通， uB1=0.3V+0.7V=1V VT2和VT5均截止，VT4和VD导通。输出高电平 uO =VCC -UBE3-UD-IB4R2 ≈5V-0.7V-0.7V=3.6V 1V 0.3V 3.6V 2018/9/18

3.4 TTL门电路 采用推拉式输出级利于提高开关速度和负载能力 VT3组成射极输出器，优点是既能提高开关速度，又能提高负载能力。 当输入高电平时，VT4饱和，uB3=uC2=0.3V+0.7V=1V，VT3和VD截止，VT4的集电极电流可以全部用来驱动负载。 当输入低电平时，VT4截止，VT3导通（为射极输出器），其输出电阻很小，带负载能力很强。 可见，无论输入如何，VT3和VT4总是一管导通而另一管截止。这种推拉式工作方式，带负载能力很强。 2018/9/18

3.4 TTL门电路 （2）TTL反相器的电压传输特性及参数 VT4截止，称关门 截止区 线性区 VT4饱和，称开门 转折区 饱和区 2018/9/18

3.4 TTL门电路 输出高电平UOH 　 典型值为3V。 输出低电平UOL 典型值为0.3V。 2018/9/18

返回 3.4 TTL门电路 开门电平UON 一般要求UON≤1.8V 关门电平UOFF 一般要求UOFF≥0.8V 　 电压传输特性曲线转折区中点所对应的uI值称为阈值电压UTH（又称门槛电平）。通常UTH ≈1.4V。 　 2018/9/18

3.4 TTL门电路 噪声容限（ UNL和UNH ） 噪声容限也称抗干扰能力，它反映门电路在多大的干扰电压下仍能正常工作。UNL和UNH越大，电路的抗干扰能力越强。 2018/9/18

3.4 TTL门电路 （3）TTL反相器的输入特性和输出特性 输入伏安特性 2018/9/18

3.4 TTL门电路 两个重要参数： (1) 输入短路电流IIS 当uI = 0V时，iI从输入端流出。 iI =－(VCC－UBE1)/R1 =－(5－0.7)/4 ≈－1.1mA (2) 高电平输入电流IIH 当输入为高电平时，VT1的发射结反偏，集电结正偏，处于倒置工作状态，倒置工作的三极管电流放大系数β反很小(约在0.01以下)，所以 iI = IIH =β反 iB2 IIH很小，约为10μA左右。 2018/9/18

3.4 TTL门电路 输入负载特性 　　TTL反相器的输入端对地接上电阻RI 时，uI随RI 的变化而变化的关系曲线。 2018/9/18

3.4 TTL门电路 　　在一定范围内，uI随RI的增大而升高。但当输入电压uI达到1.4V以后，uB1 = 2.1V，RI增大，由于uB1不变，故uI = 1.4V也不变。这时VT2和VT4饱和导通，输出为低电平。 虚框内为TTL反相器的部分内部电路 2018/9/18

3.4 TTL门电路 ROFF RON RI→ ∞悬空时？ RI 较小时，关门，输出高电平； RI 较大时，开门，输出低电平； 2018/9/18

3.4 TTL门电路 　　(1) 关门电阻ROFF —— 在保证门电路输出为额定高电平的条件下，所允许RI 的最大值称为关门电阻。典型的TTL门电路ROFF≈ 0.7kΩ。 　　 　　(2) 开门电阻RON—— 在保证门电路输出为额定低电平的条件下，所允许RI 的最小值称为开门电阻。典型的TTL门电路RON≈ 2kΩ。 　 数字电路中要求输入负载电阻RI ≥ RON或RI ≤ ROFF ，否则输入信号将不在高低电平范围内。 　 振荡电路则令 ROFF ≤ RI ≤ RON使电路处于转折区。 2018/9/18

3.4 TTL门电路 输出特性 　(a) 输出高电平时的输出特性 拉电流负载 负载电流iL不可过大，否则输出高电平会降低。 2018/9/18

3.4 TTL门电路 (b) 输出低电平时的输出特性 灌电流负载 负载电流iL不可过大，否则输出低电平会升高。一般灌电流在20mA以下时，电路可以正常工作。典型TTL门电路的灌电流负载为12.8 mA。 2018/9/18

3.4 TTL门电路 （4 ）TTL反相器的动态特性 传输延迟时间tpd 平均传输延迟时间tpd表征了门电路的开关速度。 tpd =（tpLH +tpHL）/2 2018/9/18

3.4 TTL门电路 4. 其他类型的TTL门电路 （1） TTL与非门 2.1V 有0 输出1 1V 全1 输出0 2018/9/18

3.4 TTL门电路 集电结导通 箝位于1.0V 有0.3V 多发射极三极管 全为3.6V 　 每一个发射极能各自独立形成正向偏置的发射结，并可使三极管进入放大或饱和区。 2018/9/18

3.4 TTL门电路 （2）集电极开路门（OC门） 集电极开路 2018/9/18

3.4 TTL门电路 例：用OC门实现电平转换 2018/9/18

3.4 TTL门电路 （3）三态门 1 Y＝AB 截止 EN = 0时，电路为正常的与非工作状态，所以称控制端低电平有效。 1 截止 Y＝AB 　　 EN = 0时，电路为正常的与非工作状态，所以称控制端低电平有效。 2018/9/18

3.4 TTL门电路 1.0V 1.0V 截止 高阻 截止 导通 1 当EN = 1时，门电路输出端处于高阻状态。 2018/9/18

3.4 TTL门电路 用“▽”表示输出为三态。 低电平有效 控制端低电平有效的三态门 高电平有效 控制端高电平有效的三态门 2018/9/18

3.4 TTL门电路 （4）肖特基系列TTL门电路 肖特基三极管（Schottky Transistors） R2 + VIN - VCE=0.2V VBE=0.6V VBC=0.4V base emitter collector Why can propagation delay be reduced by using a Schottky transistor ? + VIN - VCE=0.35V VBE=0.6V VBC=0.25V + 0.25V - R2 R1 VIN VOUT Q1 VCC 2018/9/18

返回 3.4 TTL门电路 TTL与非门 What is the purpose of the 120- resistor R5? VA Diode AND gate and input protection Output stage Phase splitter Active load 2018/9/18

返回 3.4 TTL门电路 74 FAM nn 5. TTL系列 系列助记符 功能数字 前缀 74S(Schottky TTL): 肖特基TTL系列，比普通74系列速度高，但功耗大。 74LS(Low-power Schottky TTL):低功耗肖特基TTL系列，比普通74系列速度高，功耗只有其1/5。 74AS(Advanced Schottky TTL):改进型肖特基TTL系列，比普通肖特基系列速度高一倍，功耗相同。 2018/9/18

3.4 TTL门电路 返回 74ALS(Advanced Low-power Schottky TTL):改进型低功耗肖特基TTL系列，比74LS系列的功耗低、速度快。 74F(Fast TTL): 高速肖特基TTL系列，功耗、速度介于 74AS 和 74ALS 之间。 TTL集成电路多余或暂时不用的输入端的处理 （1）多余或暂时不用的输入端的一般不悬空，但可以悬空；悬空时相当于接高电平。 （2）与其它输入端并联使用。 （3）将不用的输入端按照电路功能要求接电源或接地。一般，接电源时需接上拉电阻；接地时需接下拉电阻。典型值1-10k。 2018/9/18

作业 P150-159 3.1-3.6； 3.7的（a）、（c）； 3.8-3.10； 3.14-3.16； 3.23 2018/9/18