正反器 Flip-Flop 閂鎖器 +邊緣觸發之控制信號 ∥ 正反器 2018/9/21
Flip-Flops A trigger Level triggered – Latches The state of a latch or flip-flop is switched by a change of the control input Level triggered – Latches Edge triggered – Flip-Flops 2018/9/21
D型 正反器 2018/9/21
D型正反器的建立時間(setup)與維持(hold)時間。 2018/9/21
2018/9/21
利用2個S-R閂聯結成圖11-21所示的主－從(master-slave)式架構，實現J-K正反器。 2018/9/21
JK正反器 已知 初始之Q=1, time = 1, 2, 3, 4, 5 (CLK ↑時間點) J=1, 0, 1, 0, 0 2018/9/21
已知 初始之Q=1, time = 1, 2, 3, 4, 5 (CLK ↑時間點) J=1, 0, 1, 0, 0 2018/9/21
T flip-flop D = T⊕Q = TQ'+T'Q T=0: D=Q, no change T=1: D=Q' Þ Q=Q' 2018/9/21
7476雙主僕型JK正反器 含有直接清除(CLR)及預置(PR)控制端 2018/9/21
7474雙正緣觸發型D正反器 含有直接清除(CLR)及預置(PR)控制端 2018/9/21
各種正反器 正緣觸發符記 2018/9/21
各種正反器 有小圓圈為負緣觸發 2018/9/21
各種正反器特性總整理 2018/9/21
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除頻電路 2018/9/21
除頻電路 2018/9/21
除頻電路 2018/9/21
B A 2018/9/21
CK 2018/9/21
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應用電路實例 電路中，8 kHz的方波由正反器A的時脈輸入端 輸入時，其波形應為何？ 2018/9/21 P444
應用電路實例 P444 解：這三個正反器相接，將輸入頻率除以8 ( )，其fout波形如 圖8-36所示。因為這些是正緣觸發正反器，所以輸出信號是在時脈 正緣改變狀態的。每八個輸入脈波，會產生一個輸出脈波，所以輸 出頻為1 kHz。圖中也畫出 和 的波形。 圖8-36 2018/9/21 P444