半导体 集成电路 学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期 2018/11/14

第11章 半导体存储器 2018/11/14

内容提要 概述 存储器的分类 存储器的容量 存储器的结构 只读存储器（ROM） 非挥发存储器（NVRWM） 随机存取存储器（RAM） 2018/11/14

一、概述 1.存储器分类 RWM 非挥发存储器（NVRWM） 只读存储器（ROM） 存储器是用来存放（记忆）数据、指令、程序等信息，并根据需要能读出或既能读出又能写入这些信息的集成电路 1.存储器分类 RWM 非挥发存储器（NVRWM） 只读存储器（ROM） Random Access Non-Random Access EPROM 固定式只读存储器（Mask-programmed） SRAM (cache, register file) FIFO/LIFO E2PROM DRAM Shift Register CAM FLASH 可编程只读存储器 (PROM) 2018/11/14

一个存储单元可存储一个二进制数位（bit） 2.存储器的容量 存储容量：存储单元的总数。 一个存储单元可存储一个二进制数位（bit） 字长：字的位数称为字长。如4位、8位、16位、32位等。 因此，存储容量常用“N（个字）×M（位）”表示。 如：1024位的存储器，若字长为8，则存储128个字（128×8）。 2018/11/14

1D Memory 结构 3.存储器的结构 n words  n 个选择信号 通过译码器 ：输入信号数k = log2 n Word 0 Word n-1 Word n-2 Storage Cell m bits n words S0 S1 S2 S3 Sn-2 Sn-1 Input/Output Word 0 Word 1 Word 2 Word n-1 Word n-2 Storage Cell m bits S0 S1 S2 S3 Sn-2 Sn-1 Input/Output A0 A1 Ak-1 Decoder Only one select line active at a time. E.g., N= 10**6 = 2 **20 (1 Mword) means 1 million select signals By adding decoder reduce number of inputs from 1 million to 20 (address lines). Note, still have to generate 1 million select lines with a very biggggg decoder (see last lecture) Scheme on right, while reducing #inputs, leads to very tall and narrow memories (and very slow because of very long bit lines). Also very big (and slow) address decoder (good to try to pitch match between the deocder and the memory core). n words  n 个选择信号 通过译码器 ：输入信号数k = log2 n 2018/11/14

2D Memory结构 2k-j 2j 位线 ( bit line ) 字线 ( word line ) Aj Aj+1 行地址 Row Decoder 存储单元 (storage cell) Ak-1 2j A0 列地址 A1 Column Decoder Aj-1 灵敏放大器 Put multiple words in one memory row – splits the decoder into two decoders (row and column) and makes the memory core square reducing the length of the bit lines (but increasing the length of the word lines). The lsb part of the address goes into the column decoder (e.g., 6 bits so that 64 words are assigned to one row (with 32 bits per word gives 2**11 bit line pairs) leaving 14 bits for the row decoder (giving 2**14 word lines) for an not quite square array. The RAM cell needs to be as compact and fast as possible since it is replicated thousands of times in the core array. To speed things up, don’t force bit lines to swing from rail-to-rail so need sense amplifiers to restore the signal. This scheme is good only for up to 64 Kb to 256 Kb. For bigger memories it is too SLOW because the word and bit lines are too long. 读/写电路 Input/Output (m bits) 2018/11/14

3D Memory 结构 优点: 1. 更短的字或位线 2. 块地址选择只激活一个块，因此节省功耗 Row Addr Column Addr Block Addr 1M word memory with 32 bits/word – 2 bit block address; 6 bit column addr giving 2**11 bit line pairs; 12 bit row address giving 2**12 word lines for almost square memory arrays Input/Output (m bits) 优点: 1. 更短的字或位线 2. 块地址选择只激活一个块，因此节省功耗 2018/11/14

存储器的构成： 1.存储阵列 2.地址译码器（行和列地址译码器） 3.读写电路 存储器的构成： 1.存储阵列 2.地址译码器（行和列地址译码器） 3.读写电路 2018/11/14

二、只读存储器ROM(Read Only Memory) 1.只读存储器的存储单元 BL BL BL VDD WL WL WL 1 BL BL BL WL WL WL GND Diode ROM MOS ROM 1 MOS ROM 2 2018/11/14

2.MOS OR ROM BL [0] BL [1] BL [2] BL [3] WL [0] V WL [1] WL [2] V WL DD WL [1] WL [2] V DD WL [3] V bias Pull-down loads 2018/11/14

3.MOS NOR ROM WL [0] V Pull-up devices GND [1] [2] [3] BL DD 2018/11/14

MOS NOR ROM Layout 1 用扩散层编程 面积小 Polysilicon Metal1 Diffusion Metal1 on Diffusion 用扩散层编程 2018/11/14

MOS NOR ROM Layout 2 用接触孔编程 工序为后期，因此不用在扩散层就等用户 Polysilicon Metal1 Diffusion Metal1 on Diffusion 2018/11/14

4.MOS NAND ROM 字线工作在负逻辑 默认情况下字线为高，被选中时为低。 V Pull-up devices BL [0] BL DD Pull-up devices BL [0] BL [1] BL [2] BL [3] WL [0] WL [1] WL [2] WL [3] 字线工作在负逻辑 默认情况下字线为高，被选中时为低。 2018/11/14

MOS NAND ROM Layout1 用金属将不需要的晶体管源漏短路 用金属1层编程 不需要到VDD和GND的接触孔; 跟 NOR ROM相比，性能有所下降。 进一步更加减小了版图面积； Polysilicon Diffusion Metal1 on Diffusion 用金属将不需要的晶体管源漏短路 2018/11/14

NAND ROM Layout2 注入n型杂质降低阈值使其变成耗尽型，相当于短路 用离子注入层编，需增加一道工序 Polysilicon Threshold-altering implant Metal1 on Diffusion 2018/11/14

普通OR、NOR、NAND结构缺点 预充式NOR ROM 静态功耗大，当输出为低（NOR、NAND）或高（OR）时，存在一个从VDD到GND的静态电流通路。 预充式NOR ROM 2018/11/14

5.预充式NOR ROM 预冲管充电时，所有下拉管（字线控制的管子）关断。 优点：消除了静态功耗。 缺点：增加了时钟信号发生电路 φpre WL [0] GND BL [1] [2] [3] V DD Precharge devices φpre φpre WL[0] 预冲管充电时，所有下拉管（字线控制的管子）关断。 优点：消除了静态功耗。 缺点：增加了时钟信号发生电路

6.地址译码器 (1).行译码器 行译码器的任务是从存储阵列诸多行中选中所需的行 行译码器 列译码器 a. NOR译码器 b. NAND译码器 2018/11/14

规模较大时，NOR译码器译码速度快，但占面积大,NAND译码器面积小，但因管子串联较多速度慢 Precharge devices GND GND V DD WL 3 WL 3 WL WL 2 2 WL 1 WL 1 WL WL V f A A A A DD 1 1 A A A A 1 1 f 2-input NOR decoder 2-input NAND decoder 规模较大时，NOR译码器译码速度快，但占面积大,NAND译码器面积小，但因管子串联较多速度慢 两级译码方式 2018/11/14

NAND译码器 NOR译码器 2018/11/14

两级译码方式 • A 2 3 WL 1 大大减少了串联晶体管，增加了速度。 2018/11/14

(2).列译码器 译 码 器 优点：每个信号传输路径上只增加了一个传输门，对速度影响小 缺点：晶体管数目多 基于传输门的列译码器 BL S A S BL 1 2 3 D 译 码 器 优点：每个信号传输路径上只增加了一个传输门，对速度影响小 缺点：晶体管数目多 2018/11/14

优点：晶体管数目大量减少 缺点：速度减慢 解决方法：加缓冲器 A 树型列译码器 BL BL BL BL A A A D 1 2 3 1 1 1 2 3 A A A 1 A 1 D 优点：晶体管数目大量减少 缺点：速度减慢 解决方法：加缓冲器 2018/11/14

“1” x Pr CA3 CA2 CA1 CA0 RA3 RA2 RA1 RA0 Dout 只读存储器举例 “1”

“0” x Pr CA3 CA2 CA1 CA0 RA3 RA2 RA1 RA0 Dout 只读存储器举例 “1”

ROM的编程与分类 ⑴掩模ROM ⑵可编程ROM（PROM） ①熔丝型PROM存储单元 ②PN结击穿法PROM存储单元 字线 字线 W W i i V 1 位线 V 位线 2 D D i i ( a ) ( b ) 2018/11/14

1. Floating-Gate Transistor (EPROM) 三、非挥发性存储器 1. Floating-Gate Transistor (EPROM) Floating gate Gate G S D Source Drain t ox t ox n + p n +_ Substrate 器件截面图 电路符号 2018/11/14

浮栅晶体管的编程过程 加上普通工作电压后，由于晶体管阈值电压被抬高从而不导通 加上高的编程电压后，发生雪崩倍增产生的高能热电子注入浮栅 20 V 0 V D S 5 V D S . 20 V S D 加上普通工作电压后，由于晶体管阈值电压被抬高从而不导通 加上高的编程电压后，发生雪崩倍增产生的高能热电子注入浮栅 电压移去后，电荷依然存在 一般用紫外擦除 2018/11/14

A “Programmable-Threshold” Transistor 2018/11/14

特点： 1.只能“系统外”擦除，擦除时间长； 2.位密度高，价格低。 2018/11/14

2.EEPROM (电可擦除可编程只读存储器) Floating gate Gate I Source Drain V 20 – 30 nm -10 V GD 10 V + n n + Substrate p 氧化层厚度10 nm Fowler-Nordheim I-V characteristic 2018/11/14

EEPROM的编程过程 隧道击穿机理 电子注入浮动栅极 移去编程电压后 电荷仍被捕获 编程形成了较高的 阈值电压 5V 10V 5V 0V 2018/11/14

EEPROM的擦除过程 隧道击穿机理 擦除后恢复 电子注出浮动栅极 未编程状态 过擦除形成 耗尽型晶体管 问题：标准字线无法关断晶体管 0V 2018/11/14

B2读出错误！！ 2018/11/14

EEPROM Cell BL WL V  2 transistor cell 被编程晶体管阈值大于VDD, 相当于开路 未被编程晶体管处于常通状态 2018/11/14

2.每个单元需要2个晶体管，位密度低，价格比EPROM高。 控制栅2 VDD 浮栅1 选择晶体管 WL Gnd BL e- N+ e- N+ N+ FN隧道效应 P－sub 特点： 1.可按位（字节）擦除； 2.每个单元需要2个晶体管，位密度低，价格比EPROM高。 2018/11/14

3.Flash EEPROM 编程：热电子注入 擦除：隧穿机理 Control gate n drain programming p- Floating gate erasure Thin tunneling oxide n + source n + drain programming p- substrate 编程：热电子注入 擦除：隧穿机理 2018/11/14

Cross-sections of NVM cells Flash EPROM 2018/11/14

Basic Operations in a NOR Flash Memory―Write 2018/11/14

Basic Operations in a NOR Flash Memory―Read 2018/11/14

Basic Operations in a NOR Flash Memory―Erase 特点： 1.须按块擦除； 2. 位密度高，速度快 2018/11/14

Characteristics of State-of-the-art NVM 2018/11/14

四、读写存储器 (RAM) 静态读写存储器 (SRAM) 动态态读写存储器 (DRAM) 存储数据保存时间长 面积大 (6 transistors/cell) 快 动态态读写存储器 (DRAM) 需要周期性刷新 面积小 (1-3 transistors/cell) 慢 2018/11/14

时序电路的 存储机理？ 静态保持 动态保持 1 × 1 1 × 1 1 × 1 2018/11/14

1. SRAM 基本SRAM单元和电压传输特性 字线 1 q q 2 位线 位线 2018/11/14

(1) 6管CMOS SRAM单元 P208 图10.37 WL V Q M BL CC DD 5 6 4 1 2 3 VDD 2018/11/14

CMOS SRAM Analysis (Read) WL BL V DD M 5 6 4 1 2 3 Q=1 Q=0 VDD CC 读信号时根据位线上电平是否有变化判断为“1”或“0” 有变化 无变化 2018/11/14

CMOS SRAM Analysis (Write) WL BL=1 V DD M 5 6 4 1 2 3 BL=0 Q=0 Q=1 2018/11/14

6T-SRAM — Layout WL V Q=0 Q=1 M BL=0 BL=1 VDD Q GND WL BL DD 5 6 4 1 2 3 BL=0 Q=0 Q=1 VDD GND Q WL BL M1 M3 M4 M2 M5 M6 2018/11/14

Resistance-load SRAM Cell WL V DD R R L L Q Q M M 3 4 BL M M BL 1 2 2018/11/14

SRAM Characteristics 2018/11/14

1.设bit下降到一个规定值时使得M1关断，则 I3=I4=0 I2=ISS OUT恒流放电至0 (2)差分灵敏放大器（用于SRAM） V 电流镜 DD I3=I4 稳态时，I1=I2=ISS/2 M M 3 4 I4 y OUT 1.设bit下降到一个规定值时使得M1关断，则 I3=I4=0 I2=ISS OUT恒流放电至0 I3 bit M M bit 1 2 I1 I2 ISS SE M 2.设bit下降到一个规定值时使得M2关断，则 I1=ISS I2=0 I3=I4=ISS OUT恒流充电至VDD 5 偏置电流源 2018/11/14

2. DRAM (1) 3管DRAM单元 WWL BL 1 M X 3 2 C S RWL V DD - T D 2018/11/14

3T-DRAM — Layout BL2 BL1 GND RWL WWL M3 M2 M1 WWL BL 1 M X C RWL S RWL BL2 BL1 GND RWL WWL M3 M2 M1 2018/11/14

CS上的初始电压 破坏性读，需动态恢复刷新 重分配后位线电压 (2) 1管DRAM单元 X CS上的初始电压 破坏性读，需动态恢复刷新 Write:通过字线和位线CS被充电或放电. Read: 电荷在存储电容和位线电容之间进行再分配 D V BL PRE – (V BIT PRE ) C S + ------------ = 重分配后位线电压 电压变化量较小; 典型值大约 250 mV. 2018/11/14

1-T DRAM Cell Cross-section Layout Metal word line Poly SiO 2 Field Oxide n + Inversion layer induced by plate bias M 1 word line Diffused bit line Polysilicon gate plate Capacitor Layout Cross-section 2018/11/14

（3）DRAM中的基于锁存器的灵敏电路 在读或刷新时，产生一个虚拟的 BL单元 存储1时BL大于存储0时相反 BL EQ BL BL Vout V 在读或刷新时，产生一个虚拟的 DD BL单元 SE 存储1时BL大于存储0时相反 BL 利用锁存器的正反馈将BL恢复到VDD或0 Vin SE 2018/11/14

Open bitline architecture with dummy cells（位线断开结构） （4）虚拟单元的产生 Open bitline architecture with dummy cells（位线断开结构） EQ 将位线分成左右两部分 L L L V 1 DD R R L 1 SE BL BLL BL BLR … … C C C S S S SE C C C S S S Dummy cell Dummy cell 1.刷新或读之前，EQ管导通，BL和 BL均为VDD/2， 同时选通Dummy cell ，充至VDD/2 2.刷新或读时，EQ管截止， L 1和L为高， BL维持VDD/2，BL高于或低于VDD/2 2018/11/14

作业： P219 10.3 10.7 2018/11/14