第6章 化学气相淀积 (Chemical Vapor Deposition) 微电子工艺—薄膜技术(2) 第6章 化学气相淀积 (Chemical Vapor Deposition)

第6章 化学气相淀积 (CVD) 6.1 CVD模型 6.2 CVD淀积系统 6.3 多晶硅薄膜 6.4 二氧化硅薄膜 6.5 氮化硅薄膜 6.6 金属及硅化物薄膜 6.7 薄膜的检测 第6章 CVD

6.1 CVD模型 化学气相淀积(Chemical Vapor Deposition, CVD)是通过气态物质的化学反应在衬底上淀积薄膜的工艺方法。 淀积的薄膜是非晶或多晶态，衬底不要求是单晶，只要是具有一定平整度，能经受淀积温度即可。 第6章 CVD

6.1.1 CVD过程 (1)反应剂被携带气体引入反应器后，在衬底表面附近形成“滞留层”，然后，在主气流中的反应剂越过边界层扩散到硅片表面 (2)反应剂被吸附在硅片表面，并进行化学反应 （3)化学反应生成的固态物质，即所需要的淀积物，在硅片表面成核、生长成薄膜 (4)反应后的气相副产物，离开衬底表面，扩散回边界层，并随输运气体排出反应室 第6章 CVD

CVD的化学反应条件 （1）在淀积温度下，反应剂需有足够高的蒸气压； （2）除淀积物外，反应的其它物质必须是挥发性； （3）淀积物本身必须具有足够低的蒸气压 （4）薄膜淀积所用的时间必须足够短----高效率，低成本 （5）淀积温度必须足够低----避免对先前工艺影响 （6）CVD不允许化学反应的气态副产物进入薄膜 （7）化学反应必须在被加热的衬底表面

6.1.2 边界层理论 CVD反应室内的流体动力学 反应室工作气体是常压或初真空度，分子平均自由程远小于反应室尺寸，气流是粘滞流。 当气流流过静止固体表面时，固体表面与气流间存在摩擦力，使紧贴表面或者侧壁气流速度为零。 管型反应室气流速度在径向是抛物线形，称泊松流。 第6章 CVD

边界层（附面层，滞流层） 边界层厚度 雷诺数 Re<2000为层流

与热氧化生长稍有 不同的是，没有了 在SiO2中的扩散流 6.1.3 Grove模型 气体 薄膜 衬底 Cg Cs F1 F2 Grove模型 U 生长动力学 从简单的生长模型出发，用动力学方法研究化学气相淀积推导出生长速率的表达式及其两种极限情况 与热氧化生长稍有 不同的是，没有了 在SiO2中的扩散流 F1是反应剂分子的粒子流密度 F2代表在衬底表面化学反应消耗的反应剂分子流密度

hg 是质量输运系数（cm/sec） ks 是表面化学反应系数（cm/sec） 在稳态，两类粒子流密度应相等。这样得到 可得： 假定F1正比于 反应剂在主气流中的浓度CG与在硅表面处浓度CS之差 hg 是质量输运系数（cm/sec） 假定在表面经化学反应淀积成薄膜的速率正比于 反应剂在表面的浓度CS ，则 ks 是表面化学反应系数（cm/sec） 在稳态，两类粒子流密度应相等。这样得到 可得：

设 Y ----在气体中反应剂分子的摩尔百分比 Cg----每cm3中反应剂分子数 CT----在气体中每cm3的所有分子总数 则薄膜淀积速率 N----形成薄膜的单位体积中的原子数。 对硅外延N为5×1022 cm-3

Y一定时， G 由hg和ks中较小者决定 1、如果hg>>ks，则Cs≈Cg-----表面化学反应速率控制过程，有 有 质量输运控制，对温度不敏感 表面（反应）控制，对温度特别敏感

反应剂浓度对生长速率影响 G ∝ Y ∝Cg SiH4→poly-Si+2H2↑ 第6章 CVD

温度的影响--两种极限情况 ks>>hg G=CThgY/N1 ks<<hg G=CTksY/N1 第6章 CVD

气流速率与温度对 淀积速率的影响 质量输运控制， hg << ks G∝hg ∝1/δ∝U1/2 表面反应控制， ks << hg G∝ks∝exp(-EA/kT) 第6章 CVD

Grove模型的指导作用和局限 质量输运控制CVD中，反应剂浓度的均匀性很重要；对温度的控制不必很严格。 忽略了反应产物的解吸、流速影响 忽略了温度梯度对气相物质输运的影响 第6章 CVD

6.2 CVD淀积系统 常压化学气相淀积（APCVD, Atmospheric pressure chemical vapor deposition ） 低压化学气相淀积（LPCVD, Low pressure chemical vapor deposition ） 等离子增强化学气相淀积（PECVD, Plasma enhanced chemical vapor deposition ） 金属有机物化学气相淀积（MOCVD, Metal-Organic chemical vapor deposition ） 激光诱导化学气相淀积（LCVD , Laser chemical vapor deposition ） 微波等离子体化学气相淀积（MWCVD, Microwave assisted chemical vapor deposition ） 按气压分类 按反应激活能分类 第6章 CVD

6.2.1 CVD淀积系统设备 CVD源 气体输入管道及气体流量控制系统 反应室及反应激活装置（基座加热或其它引入反应激活能） 温度控制系统 减压系统 连续式APCVD设备 以二氧化硅薄膜为例： SiH4 + O2 = SiO2 + 2H2↑ 第6章 CVD

CVD的源 气态源：SiH4，NH3等----正被液态源取代 液态源：TEOS (正硅酸乙脂: Si(OC2H5)4 ) 送入方式： 冒泡法：用N2/H2/Ar携带； 加热法； 液态源直接注入

6.2.2 CVD反应室热源 CVD过程是在高于室温条件淀积的。 反应室侧壁温度保持在Tw，放置硅片的基座温度恒定Ts。 当Tw＝Ts，称热壁式CVD系统；----电阻加热法 Tw＜Ts称冷壁式CVD系统----电感或高频辐射灯加热； 即使在冷壁系统中，其侧壁温度也高于室温。 第6章 CVD

6.2.3 APCVD 操作简单，淀积速率较高，适于介质薄膜的淀积。 缺点：易于发生气相反应、产生微粒污染，台阶覆盖性和均匀性比较差。

三种APCVD系统原理图 反应激活能由电阻丝或射频线圈提供，可淀积不同薄膜 受热移动盘或传输带上的硅片连续通过淀积区和非淀积区（通过流动的惰性气体隔离）

APCVD 反应剂和屏蔽气体N2同时从冷却喷嘴中注入，反应空间只有几毫米，可减少气相反应； 喷嘴、传送带以及基座需要经常清理

APCVD的主要问题：低产率（throughput） 高温淀积：硅片需水平放置 低温淀积：反应速率低 斜率与激活能Ea成正比

6.2.4 LPCVD Low PressureCVD 一个入气口的反应室，沿气流方向反应剂不断消耗．浓度降低，因此，膜厚不均。当气体反应剂被消耗而出现的反应剂浓度改变的现象为气缺现象 卧式反应器 立式反应器 与APCVD相比增加了真空系统，气压在1-10-2Torr之间，分子自由程长，竖放基片，是电阻热壁式，效率高，经济。但淀积速率低，温度较高。 淀积速率受表面反应控制，对温度非常敏感，气体分压，气流速对淀积速率也有影响。 可淀积多晶硅、氮化硅、二氧化硅、PSG、BPSG、W等

气缺现象解决方法 在水平方向上逐渐提高温度来加快反应速度，从而提高淀积速率，补偿气缺效应的影响，减小各处淀积厚度差别。 采用分布式的气体入口，就是反应剂气体通过一系列气体口注入列反应室中。需要特殊设计的淀积室来限制注入气体所产生的气流交叉效应。 增加反应室中的气流速度。

低压化学气相淀积 （LPCVD） 在质量输运控制区域： 因此低压可以大大提高hg的值。 例如在压力为1 torr时，Dg可以提高760倍，而ds只提高约7倍，所以hg可以提高100倍。气体在界面不再受到传输速率限制。

增加产率 — 晶片可直插放置许多片（100-200） 工艺对温度灵敏,但是采用温度控制好的热壁式系统可解决温度控制问题 气流耗尽仍是影响均匀性的因素，可以设定温差5～25 C，或分段进气

LPCVD法的主要特点 Batch processing：同时100-200片 薄膜厚度均匀性好 可以精确控制薄膜的成份和结构 台阶覆盖性较好 低温淀积过程 淀积速率快 生产效率高 生产成本低 有时，淀积温度需很低，薄膜质量要求又很高。如： 在形成的Al层上面淀积介质等。 解决办法：等离子增强化学气相淀积 PECVD

6.2.5 PECVD (Plasma engancedCVD) 采用射频等离子体把电能耦合到气体中，促进化学反应在较低温度下进行。 射频功率使反应器中低压气体非平衡辉光放电。衬底吸附等离子体内活泼的中性原子团与游离基，在表面发生化学反应生成薄膜物质，并不断受到离子和电子轰击，容易迁移、重排，使得淀积薄膜均匀性好，填充小尺寸结构能力强。 淀积速率是表面反应控制，精确控制衬底温度：温度变化对薄膜厚度均匀性影响很大。

PECVD设备

影响PECVD薄膜淀积速率因素 反应器的结构； 射频功率的强度和频率； 反应剂与稀释剂气体量； 抽气速率； 衬底温度

金属有机物气相淀积（MOCVD） MOCVD法的特点是采用相当低的温度下能分解的金属有机化合物作初始反应物进行气相淀积。 即把欲淀积膜层的一种或几种组分以金属烷基化合物的形式输送到反应区，而其它的组分可以氢化物的形式输送，金属烷基化合物与氢化物在气相或衬底基片上发生化学反应，生成淀积薄膜。

激光诱导化学气相淀积（LCVD） LCVD法是将激光应用与常规CVD的一种新技术，通过激光活化，使化学反应在较低温度进行，激光能转化为化学能。在这个意义上LCVD类似与PECVD。 LCVD法是用激光束照射封闭于气室内的反应气体，诱发化学反应，生成物淀积衬底基在片上。 LCVD的最大优点在于淀积过程中，不直接加热衬底，可按需要进行淀积，空间选择性好，甚至可使薄膜生长限制在衬底的任意微区内；淀积速率快。

6.3 多晶硅(Poly-Si)薄膜 6.3.1 结构与特性 结构特点 多晶硅薄膜是由无数微小单晶粒(约100nm)组成的薄膜，晶粒大小与制备工艺有关，在晶粒与晶粒之间是晶粒间界(称晶界，0.5-1nm宽)，晶界原子排列无序，多晶硅薄膜呈各向同性。 晶界含大量悬挂键及高密度缺陷----晶粒间界不完整性及晶粒表面原子周期性排列受到破坏所引起。 造成多晶硅的两个重要特性： （1）扩散系数----晶界处明显大于晶粒内部 （2）杂质分凝----高温时位于晶粒内部的杂质在低温时运动到晶界处，而高温时又返回晶粒内

原因：1、热处理过程中掺杂原子运动到晶界处，不能有效供给自由载流子；2、晶界处的悬挂键可俘获自由载流子；3、晶界内缺陷使载流子迁移率下降 多晶硅电学特性 多晶硅内每个单晶晶粒内的电学行为和单晶硅的电学行为相似 在一般掺杂浓度下，同样掺杂情况，比单晶电阻率高； 高掺杂时，电阻率与单晶接近。 Poly-Si电阻变化与掺杂浓度、晶粒尺寸之间关系： 1、在同样掺杂浓度下晶粒尺寸大的薄膜有较低的电阻率 2、晶粒尺寸的大小和掺杂浓度相互作用，决定着每一个晶粒的耗尽的程度----小晶粒更易耗尽；高掺杂浓度导致耗尽区更窄，因而使晶粒完全耗尽更困难

良好的高温工艺兼容性；与热生长的二氧化硅有更好的接触性能；在陡峭的台阶上淀积多晶硅有良好的保形性 6.3.2 多晶硅薄膜用途 良好的高温工艺兼容性；与热生长的二氧化硅有更好的接触性能；在陡峭的台阶上淀积多晶硅有良好的保形性 MOS器件的栅电极； 超大规模集成电路中电极的多层布线； 在双极以及BiCMOS技术中，高掺杂的多晶硅薄膜也用来制作发射极； MEMS器件，如压力传感器的应变电阻。

6.3.3 Poly-Si薄膜制备工艺 LPCVD，580-650℃，热分解硅烷实现淀积； T <580℃时淀积薄膜基本为非晶Si 硅烷热分解 SiH4（吸附） SiH2（吸附）+H2(g)  Si（s）+H2(g) ↑ 注意：（1）防止SiH4气相分解----应用稀释气体H2 （2）气缺现象----从反应室的入口到出口的30℃温度梯度；分布式入口LPCVD反应室 在淀积Poly-Si的同时可原位掺杂，或在淀积之后采用扩散或离于注入掺杂。

Poly-Si淀积速率的影响因素 温度； 气体压力； 反应器形状

Poly-Si掺杂 扩散掺杂----温度900~1000℃ N型掺杂剂：POCl5, PH3等含磷气体 优势：1.在多晶硅膜中掺入杂质浓度很高，可以超过固溶度----可得较低电阻率；2.一步完成掺杂和退火两个工艺； 缺点：工艺温度高，薄膜表面粗糙度增加 离子注入----优点：杂质数量精确可控，也可适用低掺杂薄膜制备。 电阻率为扩散掺杂法制备薄膜10倍 合适的注入能量可使杂质浓度峰值处于薄膜中间；用快速热退火(RTP) 在1150℃下不到30秒完成杂质再分布和激活。 原位掺杂----一步完成薄膜淀积和掺杂工艺；方法简单，未广泛应用

6.4 二氧化硅薄膜 6.4.1 种类与用途 主要有CVDSiO2, PSG, BPSG薄膜 用于：多层布线中金属层之间的绝缘层;MOS晶体管的栅极介质层；吸杂剂、扩散源、扩散和离子注入工艺中的掩膜；防止杂质外扩的覆盖层以及钝化层。

对电容容量的大小起着关键性作用，制造大容量的电容器时通常是通过选择高k 值的电介质来实现的。 对SiO2膜要求 介电常数k (permittivity或dielectric constant)来描述电介质的储电能力。 对电容容量的大小起着关键性作用，制造大容量的电容器时通常是通过选择高k 值的电介质来实现的。 厚度均匀，结构性能好 粒子和化学玷污低 与衬底良好的黏附性 应力小----防碎裂 完整性好以具备较高介质击穿电压 较好的台阶覆盖性，针孔密度低，产量高 K值低 二、low-k有什么作用？ 在集成电路内部，由于ILD(Inter Layer Dielectrics，层间电介质)的存在，导线之间就不可避免地存在分布电容，或者称之为寄生电容(图2)。分布电容不仅影响芯片的速度，也对工作可靠性构成严重威胁。从电容器容量计算公式中我们可以看出，在结构不变的情况下，减少电介质的k值，可以减小电容的容量。因此，使用low-k电介质作为ILD，可以有效地降低互连线之间的分布电容，从而可使芯片总体性能提升10％左右。 1.缩短了信号传播延时 　　 集成电路的速度由晶体管的栅延时(Gate Delay)和信号的传播延时(Propagation Delay)两个参数共同决定，延时时间越短，信号的频率越高。 栅延时主要是由MOS管的栅极材料所决定，使用high-k材料可以有效地降低栅延时。传播延时也称为RC延时(RC delay)，R是金属导线的电 阻，C是内部电介质形成的电容。RC 延时的表达式为： TRC=ρε(L2/TD) 注:公式中ρ为金属的电阻率，ε(也记做k)是电介质的介电常数，L 为导线长度，T 是电介质厚度，D为金属导线厚度。 该公式反映了电路参数对TRC 的影响，公式中虽没有出现电阻R和电容C两个符号，但又都与这两个参数有关。电阻率ρ、导线的长度L、导线厚度D 三个参数与电阻R 有关，而介电常数ε、导线长度L 两个参数与电容C 的大小有关。 　　金属材料和绝缘材料对传播延时都会产生影响(图4)。由于铜(Cu)导线比铝(Al)导线的电阻更低，FSG比SiO2的k值低，所以，铜 互连与low-k工艺的同时应用，将使得传播延时变得越来越短了。 2.降低了线路串扰 　　 当一条传输线传送信号时，通过互感(磁场)在另一条传输线上产生感应信号，或者通过电容(电场)产生耦合信号，这两种现象统称为串音干扰，简称“串扰(crosstalk)”。串扰可使相邻传输线中出现异常的信号脉冲，造成逻辑电路的误动作(图5)。 　　耦合串扰是由导线间的寄生电容引起的，根据容抗表达式XC=1/2πfC可知：电容的容量C越大，XC越小，信号越容易从一根导线穿越电介质到达另一根导线，线路间的串扰就越严重；信号的频率f越高，脉冲的上升、下降时间越短，串扰也越严重。 由于CPU速度不断攀升，信号频率f目前已超过3GHz。但是，线路串扰已经成为进一步提高频率的限制条件，芯片技术的发展面临巨大挑战。鉴于k值与分布电容之间的因果关系，寻求k值更低的IDL材料，最大程度地降低串扰影响，是保持芯片微型化和高速化发展的一个有效途径。 从上面的分析可以得出两个结论：首先，芯片中使用low-k电介质作为ILD，可以减少寄生电容容量，降低信号串扰，这样就允许互连线之间的距离更近，为提高芯片集成度扫清了障碍；其次，减小电介质k值，可以缩短信号传播延时，这样就为提高芯片速度留下了一定空间。 low-k并非十全十美 电介质作为芯片必备的一种材料，除了低k值外，电介质材料至少应具备以下三个方面的特性：绝缘性能好、导热性好、便于制造。进入90nm工艺后，low-k电介质的开发和应用是芯片厂商面临的难题。 由于low-k材料的抗热性、化学性、机械延展性以及材料稳定性等问题都还没有得到完全解决，给芯片的制造和质量控制带来很多困难。采用low-k材料后，多家芯片大厂的产品都出现过不同程度的问题。 与SiO2相比，low-k材料密度较低，这样带来两个问题，一是热传导性能较差，不利于芯片内热量的散发，由此导致芯片热稳定性变坏；二是铜更容易扩散进入绝缘层材料的孔隙中，不仅影响了互连的可靠性，如果不采取适当防扩散工艺措施，情况严重时会因电解质中铜含量过高而带来漏电和功耗升高问题。虽然电流泄露途径主要是“栅泄漏(Gate leakage)”，但“电介质泄漏(Dielectric leakage)”问题也同样不可忽视。在制造工艺上，由于low-k材料的松软结构和易渗透性，使得CMP(化学机械研磨)和清洁工序变得更为艰难，并导致成品率下降和生产成本的提高。

CVDSiO2特性 低温淀积SiO2薄膜的密度低于热生长SiO2，其折射系数n约为1.44（热氧化n=1.46）。

SH4(g)+O2(g) → SiO2(s)+2H2(g) 6.4.2 工艺方法 1 低温CVD SiO2 硅烷为源，工艺温度250-450℃，可在APCVD, LPCVD, PECVD系统中淀积。 SH4(g)+O2(g) → SiO2(s)+2H2(g) N2稀释SH4与过量O2的混合气体 低温淀积SiO2膜可在700-1000℃退火致密化，使SiO2膜的密度从2.1g／cm3增至2.2g／cm3，在HF溶液中的腐蚀速率也会降低。

PECVD SiO2 SH4(g)+2N2O(g) → SiO2(s)+2N2(g) +2H2(g) Ar气为稀释气体，温度：200-400℃ 含有氯或氢。 2.当N2O:SiH4的比例比较低时，形成富硅薄膜; 3.富硅薄膜的折射系数增加,n值接近1.46; 4.稀释的HF溶液对SiO2的腐度速率可以非常精确的反映薄膜的配比和密度。

TEOS （正硅酸四乙酯） 为源的低温PECVD TEOS(l){Si(OC2H5)4}+O2 → SiO2+副产物 良好的台阶覆盖性，间隙填充特性，多用来形成多层布线金属层之间绝缘层淀积

2 中温CVD SiO2 工艺温度650-750 ℃，采用APCVD，LPCVD方法淀积。 TEOS 淀积的SiO2薄膜有更好的保形性；淀积温度: 680-730℃, 速率约25nm／min Si(OC2H5)4SiO2+4C2H4+2H2O

TEOS与O3混合源的SiO2淀积 化学反应式 Si(OC2H5)4/O3 SiO2+4C2H4+2H2O 解决方法：先用PECVD 方法先淀积一层SiO2，再做TEOS/O淀积SiO2 ，最后表面再做PECVD 淀积SiO2，形成三明治夹层的三层绝缘层结构 300℃,TEOS+3%O3,APCVD淀积SiO2，淀积速率可达100~200nm/min---- TEOS与O3混合淀积的SiO2薄膜优势：淀积速率高；保形性好；良好填充沟槽及金属线之间的间隙 化学反应式 Si(OC2H5)4/O3 SiO2+4C2H4+2H2O 问题：淀积速率依赖于薄膜淀积的表面材料；所淀积的氧化层中含有Si-OH键，更易吸收水汽；

吸附原子的迁移率与吸附原子的种类、能量、衬底温度、离子对吸附原子的轰击有关： 6.4.2 台阶覆盖（保形性） 保形覆盖：无论衬底表面有什么样的倾斜图形，在所有图形上面都能淀积有相同厚度的薄膜。 在质量输运控制的淀积过程，衬底表面上任何一点所淀积的薄膜厚度取决于到达该点的反应剂数量----由工艺过程压力和吸附原子的迁移性决定 吸附原子的迁移率与吸附原子的种类、能量、衬底温度、离子对吸附原子的轰击有关： 高温，LPCVD----高保形性 低温，APCVD----非保形性

遮蔽（Shadowing）效应 ----反应剂分子平均自由程很长，在衬底上迁移能力低，薄膜最终厚度随沟槽深度的增加而降低 到达角（arrival angle） 在二维空间内，对表面任一点在θ~ θ+dθ角度内到达该点的反应剂数量为P(θ)d(θ) 常压，气体分子之间的相互碰撞使速度矢量完全随机化，则 P(θ)为 常数 当P(θ) ≠0，薄膜厚度正比于到达角的取值范围 一般到达角θ越大淀积 速率越大 遮蔽（Shadowing）效应 ----反应剂分子平均自由程很长，在衬底上迁移能力低，薄膜最终厚度随沟槽深度的增加而降低

三种机制影响反应气体分子到衬底表面的特殊位置： 入射；再发射；表面迁移 再发射机制是决定保形覆盖的关键因素 TEOS粘滞系数比硅烷小，再发射率高，保形覆盖更好。

6.4.4 PSG、BPSG薄膜 SiO2中掺磷或掺硼，目的是通过回流使芯片台阶降低，实现平整化。 向SiO2淀积源中加入硼酸三甲酯(TMB)，可实现硼掺杂，加入磷酸三甲酯(TMP)，可实现磷掺杂。 在SiO2淀积时，加入PH3, 生成含有P2O5的SiO2被称为磷硅玻璃（PSG） 4PH3(g)+5O2(g) → P2O5(s)+6H2(g) 特点：应力小，阶梯覆盖较好；可吸附碱性离子； 高温下可流动 注意：PSG在高P情况下的吸潮性，P控制在6~8wt%

PSG回流

BPSG（B2O3-P2O5-SiO2） 三元氧化膜体系，850℃玻璃回流平坦化 BPSG流动性取决于薄膜的组分、工艺温度、时间与环境气氛 防止起泡现象（blistering）---- 800℃致密化； 900~975℃快速热退火 可用作绝缘层、钝化层，表面平坦化 在接触回流中，BPSG比PSG更适合

6.5 氮化硅薄膜 氮化硅薄膜是非晶介质薄膜，Si3N4薄膜一般是采用CVD法制备，在二氧化硅不适合的场合作为介质薄膜使用。

6.5.1与二氧化硅比较 抗钠能力强，硬度大，针孔少，致密，化学稳定性好，因此，作为钝化膜、保护膜有优势。 掩蔽能力强，SiO2对B、P、As、Sb有掩蔽作用，Si3N4还可以掩蔽Ga、In、ZnO。能作为多种杂质的掩蔽膜。 介电常数ε大、导热性好，εSiO2 4.2，εSi3N4 6-9，可做电容的介质层；

与二氧化硅比较 工艺用途：可以作为选择性氧化的掩膜，如MOS器件的场区氧化(LOCOS)；浅沟隔离的化学机械抛光（CMP）自停止层。 问题：与硅失配率大，无论是晶格常数还是热膨胀系数，因此在Si3N4/Si界面硅缺陷大，成为载流子陷阱，或者复合中心，影响硅的载流子迁移率。

6.5.2 氮化硅工艺 可根据需要选择淀积Si3N4工艺条件 选择性氧化的掩膜或电容介质层 中温LPCVD, 700-800ºC, P：0.1-1Torr SiH2Cl2(H2或N2 ) +NH3 → Si3N4+ HCl+H2 最终钝化层 低温PECVD， 200-400℃ P：0.1-1Torr SiH4 (H2或N2) + NH3 (或N2 ) → SixNyHZ+H2

LPCVD氮化硅工艺 薄膜密度高（2.9~3.1g/cm3）；介电常数6；化学配比较好；耐HF腐蚀；H含量较PECVD氮化硅低;台阶覆盖性较好;较少的粒子污染 缺点是应力较大,易破裂 注意 工艺过程中NH3要充足 MOS电路中在淀积最后一层铝之后,氢气中退火必须在淀积氮化硅钝化层之前进行

PECVD氮化硅薄膜 若采用N2和SiH4作为反应剂,注意比例; 淀积速率低,台阶覆盖差,击穿电压低; H含量较少,形成薄膜致密; NH3更易于在PECVD反应室内分解,形成的薄膜性能较好

Standard Cubic Centimeter per Minute,即ml/min或cm3/min PECVD SiXNY

6.6 金属类CVD薄膜 难溶金属W, Mo, Ta, Ti在IC中被用作互连系统，一般用CVD方法淀积。 W的主要用途 1.作填充----W插塞plug 2.作局部互联材料----W的电导率低，只用作短程互连线 W的优势 体电阻率较小7-12µΏ.cm；较高的热稳定性；较低的应力；良好的抗电迁移能力和抗腐蚀性

存在问题----横向扩展，空洞的形成，选择性等问题未解决 选择性淀积----良好的成核表面 非选择性淀积---- 存在问题----横向扩展，空洞的形成，选择性等问题未解决 CVD W 工艺 源----WF6； WCl6； W(CO)6 WF6与硅，H2，硅烷还原反应生成W----300℃ 10-15nm自停止 WF6 (g)+Si(s)SiF4(g) 低于450℃ WF6与H2淀积W工艺 WF6(g)+H2(g)2W(s)+HF(g)

覆盖式W填充 W填充接触孔与通孔工艺 表面原位预清洁处理----去氧化物 淀积接触层----溅射或CVDTi膜 淀积附着/阻挡层----溅射或CVDTiN膜 覆盖式CVDW淀积 W膜的回刻 附着层和接触层的刻蚀

实际CVD 氮化硅 二氧化硅

6.7 薄膜检测 薄膜质量 薄膜厚度 （透明薄膜；非透明薄膜） 外观镜检 X射线衍射了解薄膜结构，晶粒大小 粘接牢固度 薄膜厚度 （透明薄膜；非透明薄膜） 实时测量：石英振荡器，质谱仪，微秤 成膜后测量：光学方法，探针方法

薄膜内应力 薄膜沉积在衬底上以后，薄膜处于应变状态，若以薄膜应力 造成衬底弯曲形变方向区分，可分为拉应力 (tensile stress) 和压应力 (compressive stress)， 當薄膜沉積在基板以後，薄膜處於應變的狀態，若以薄膜應力造成基板彎曲形變的方向來區分，可將應力分為張應力 (tensile stress) 與壓應力 (compressive stress)，如圖一所示。張應力是當膜施力向外伸張，基板向內壓縮、膜表面下凹，薄膜因為有張應力的作用，薄膜本身產生收縮的趨勢，如果膜層的張應力超過薄膜的彈性限度，則薄膜就會破裂甚至剝離基板而翹起。壓應力則呈相反的狀況，膜表面產生外凸的現象，在壓應力的作用下，薄膜有向表面擴張的趨勢。相同的如果壓應力到極限時，則會使薄膜向基板內側捲曲，導致膜層起水泡。數學上表示方法為張應力—正號、壓應力—負號。 造成薄膜應力的主要來源有外應力 (external stress)、熱應力 (thermal stress) 及內應力 (intrinsic stress)，其中，外應力是由外力作用施加於薄膜所引起的；熱應力是因為基板與膜的熱膨脹係數相差太大而引起，此情形發生於製鍍薄膜時基板的溫度，冷卻至室溫取出而產生。內應力則是薄膜本身與基板材料的特性，主要取決於薄膜的微觀結構和分子沉積缺陷等因素，所以薄膜彼此的界面及薄膜與基板邊界之相互作用就相當重要，這完全控制於製鍍的參數與技術上，此為壓力的主要成因。

本章重点 CVD工艺过程，模型 APCVD、LPCVD、PECVD比较 多晶硅薄膜特点、用途、制备工艺 CVD SiO2（PSG、BPSG）特点、用途、制备工艺 氮化硅薄膜与SiO2比较，特点、用途、制备工艺