MPS Shanghai Office July 2006 Power Supply PCB Layout/Output Capacitor Design MPS Shanghai Office July 2006

Part I. PCB Layout Guidelines Ten Simple Rules

电容模型 谐振频率: 当电容器工作频率在 f0 以下时: 当电容器工作频率在 f0 以上时: 当电容器工作频率接近 f0 时:

电容参数 电容 ESR ESL 10uF/10V 瓷片 4 mΩ 1.25nH 100uF/10V 钽 46 mΩ 3nH 封装 典型电感值 (nH) 瓷片电容 0603 0.8 0805 1.0 1206 1.2 1210 钽电容 1.6 2.2 1411 2.3 2412 2.8 电解电容 表面贴 6.8 引脚 >10 电容 ESR ESL 10uF/10V 瓷片 4 mΩ 1.25nH 100uF/10V 钽 46 mΩ 3nH 470uF/10V 电解 100 mΩ 15nH

电容并联高频特性 电源步板基本要点之一：旁路瓷片电容的电容量不易太大, 而它的寄生串联电感量应该尽量减小。多个电容并联能改善单个电容的阻抗特性。最小容量的瓷片电容应最靠近负载。

电感模型 Ac: 电流环路截面结 Lm: 电流环路周长 L: 电感值 EPR: 等效并联电阻 Cp: 等效并联电感

电感特性

电感特性 电源步板基本要点之二：电感的寄生串联电容量应该尽量减小。电感引脚之间的距离越远越好。

镜象面概念 电源步板基本要点之三：避免在地层上放置任何功率或信号走线。

高频交流电流环路 电源步版基本要点之四： 高频交流环路的面积应该尽量减小。

过孔 (VIA) 的例子 电源步版基本要点之五： 过孔放置不应破坏高频交流电流在地层上路径。

PCB板层分割 电源步版基本要点之六： 摸拟电源层与数字地层不应有重叠。 信号层应有相应的地层。

降压式(BUCK)电源：功率部分电流和电压波形

降压式电源排版差的例子

电路等效图 Minimize These Inductances

PCB Trace - Via 电感估算 电源步版基本要点之七： 要减小 PCB 走线的电感，减小 PCB 走线长度 Via 高 1.6mm Via 直经 0.5 mm Via 约为 0.6 nH/Via PCB Trace 长 1 inch (2.54cm), PCB 层厚 0.1mm PCB Trace 约为20nH/inch 电源步版基本要点之七： 要减小 PCB 走线的电感，减小 PCB 走线长度 要减小ＰＣＢ过孔的电感，放置多个过孔

PCB Trace - Via 电感估算 电源步版基本要点之八： SW 焊盘面积要尽量小。SW焊盘下不要走信号线。SW焊盘与信号线之间需电源层或地层隔离。

焊盘(PAD)和旁路电容的放置 焊盘 旁路电容

降压式电源排版的例子 电源排版基本要点之九： 功率器件所组成的电流环路面积要小。

降压式电源排版的例子 电源排版基本要点之十： 功率器件接功率地 信号器件接信号地 功率地与信号地单点连接 （一根很短导线或一个或多个过孔）

Part II. Output Capacitor Design Ripple Voltage Analysis

高频输出瓷片电容特性 Y5V 电容值随工作电压而变化大 Y5V ESR值随工作电压而变化大 Y5V 电容值随温度而变化大

高频输出瓷片电容特性 10uF/10V Y5V 与 1uF/10V X7R 性能相差不大

输出滤波电容电路分析 四颗1500μF，80mΩ 电解电容 并联后电容值是6000 μF，ESR 是 20 mΩ 电感纹波电流 (ΔIL) 为 4.2A，输出纹波电压 84 mV (80 x 4.2 / 4) 能不能并联一个或多个瓷片电容来减小输出电压纹波值？

PSPICE AC模拟 (图A) 瞬态模拟 (图 B) 输出滤波电容电路分析 PSPICE AC模拟 (图A) 瞬态模拟 (图 B) 运用直流电路分析方式： 不能将输出电容的阻抗简单地 转换成 ESR 来进行电路分析

输出滤波电容电路分析 C1和 C2 的阻抗为： 并联后的 CEQ 和 REQ 为:

输出滤波电容电路分析 当 C1 = C2 和 R1 = R2，CEQ 和 REQ 才与频率无关。此时： 如有 n 颗同一电容并联, 并联后的 CEQ 和 REQ 为: 重新分析由四颗 1500μF 电解电容 (C1) 和一颗 1μF瓷片电容 (C2) 所组成的输出滤波电路:

输出滤波电容电路分析 计算和模拟结果 fS @ 300KHz 1颗 1μF 1颗 10μF 2颗 10μF 3颗 10μF ZC1 20 mΩ ZC2 530 mΩ 53 mΩ 27 mΩ 18 mΩ Δ IC1 4.05 A 3.05 A 2.41 A 2.00 A Δ IC2 0.15 A 1.15 A 1.79 A 2.20 A Δ VOUT 81 mV 61 mV 48 mV 40 mV (PSPICE 模拟) 83 mV 63 mV 50 mV 42 mV 当输出瓷片电容由一颗增加到三颗，输出纹波电压值 (ΔVOUT) 被稳定地控制在 50 mV 以下。通过公式计算出来的ΔVOUT 为 40 mV，而通过 PSPICE 模拟计算出来的ΔVOUT 是 42 mV。

输出滤波电容电路分析 PSPICE 模拟电路图 (A) 四颗 1500 μF 电解和一颗 10μF 瓷片并联 (B) 四颗 1500 μF 电解和二颗 10μF 瓷片并联 (C) 四颗1500 μF 电解和三颗10μF 瓷片并联

Part III. Inductor Capacitance Effect on VDSL

xDSL 传播速度图 ADSL/ADSL2 可选用开关频率大于 1.1MHz 的电源稳压器 VDSL 必须减小 20MHz 以下输出电压噪音

电感寄生电容影响 在理想状态下电感（L〕和电容（COUT〕将 VD 谐波全滤掉 VOUT 只剩下直流和极小的一次谐波

电感寄生电容影响 在理想状态下电感（L〕和电容（COUT〕将 VD 谐波全滤掉 VOUT 只剩下直流和极小的一次谐波 (fs = 600KHz)

电感寄生电容影响 具有寄生电容的电感（L〕和电容（COUT〕无法将 VD 谐波全滤掉

电感寄生电容影响 总结： VDSL 需要二次滤波器来消除由电感寄生电容在 20MHz 内所产生的噪音

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