半导体 集成电路 学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期 2018/12/2

CMOS静态组合门电路的延迟（速度） 2018/12/2

延迟时间实测方法 2018/12/2

本节内容 延迟时间的估算方法 负载电容的估算 传输延迟时间估算举例 缓冲器最优化设计 2018/12/2

一、延迟时间的估算方法 反相器的延迟 tPHL tPLH Vin=VDD Vin=0 等效电阻 负载电容 RN Vin=VDD Vin=0 Vin Vout tPHL tPLH 等效电阻 负载电容 设输入为阶跃信号，则Vout上升(或下降）到0.5VDD时，对应 2018/12/2

CMOS与非门的延迟 一般只关注最坏的情况 1个PMOS导通时，tPLH ~ 0.69CLRP 2个NMOS导通时，tPHL ~ 0.69CL× 2RN 2018/12/2

等效电阻的估算 R0 VDD L: 0.25um W: 0.5um R0约8K欧 等效（平均）电阻一般取0.75R0 2018/12/2

负载电容的估算 CG Cself Cwire Cfanout CG CG Cload=Cself+Cwire+Cfanout 总负载电容 扇出电容 连线电容 自身电容 2018/12/2

负载电容的估算（cont.) 扇出电容 CGp Cfanout＝∑CG Vin Vout CG＝CGn+CGp CGn 2018/12/2

MOSFET栅极电容(cont.) 截止区： 沟道未形成，CGD=CGS=0, CGB=CGC ≈ CoxWL P_SUB 截止 Gate P_SUB n+ S D CGC CGDO CGSO 截止 (VGS<VTH) 截止区： 沟道未形成，CGD=CGS=0, CGB=CGC ≈ CoxWL 2018/12/2

(VGS>VTH, VDS< VGS-VTH) MOSFET栅极电容(cont.) Gate CGSO CGC CGDO n+ S n+ D P_SUB 非饱和区 (VGS>VTH, VDS< VGS-VTH) 非饱和区： 沟道形成，相当于D、S连通， CGD=CGS ≈(1/2) CoxWL CGB=0 2018/12/2

(VGS>VTH, VDS> VGS-VTH) MOSFET栅极电容(cont.) Gate CGSO CGC CGDO n+ S n+ D P_SUB 饱和区 (VGS>VTH, VDS> VGS-VTH) 饱和区： 漏端沟道夹断，CGB=0， CGD=0 CGS≈(2/3) CoxWL 2018/12/2

负载电容的估算（cont.) 自身电容 CGS、CSB、CGB与输出端D无关 只有扩散电容CDB和CGD RS CGS CGD CGB RG RD CDB CSB B 自身电容 CGS、CSB、CGB与输出端D无关 只有扩散电容CDB和CGD 设输入为阶跃信号，则Vout从0上升(或从VDD下降）到0.5VDD时，晶体管（对于短沟道晶体管）处于截止或饱和态，因此CGD只剩交叠电容。 Vin Vout 2018/12/2

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MOSFET交叠电容 CGSO和CGDO—交叠电容，由源漏横向扩散形成，值一定 栅漏密勒电容 CGDO 2CGDO P_SUB Gate n+ S D CGC CGDO CGSO CGDO CGSO和CGDO—交叠电容，由源漏横向扩散形成，值一定 2CGDO 栅漏密勒电容 2018/12/2

负载电容的估算（cont.) 自身电容 连线电容 因此，自身电容为： Cself=CDBn+2CGDOn+CDBp+2CGDOp CDBp Vout CDBp CDBn 连线电容 短线可忽略，长线需考虑 深亚微米级后，连线电容变得不可忽略 2018/12/2

CMOS逻辑门传输延迟举例 反相器 2输入与非门 2输入与非门 *等效电阻相同： 电容比反相器大4/3倍。 *输入电容相同： 忽略连线电容 忽略中间 漏极电容 反相器 2输入与非门 2输入与非门 *等效电阻相同： 电容比反相器大4/3倍。 *输入电容相同： 电阻比反相器大4/3倍。 2018/12/2

CMOS逻辑门传输延迟举例 FO=1 反向器 2输入与非门 2输入或非门 2018/12/2

各种CMOS门电路的传输延迟 自身延迟时间： 反向器为t0, n输入逻辑门为nt0 后级负载延迟时间： LE倍 反向器 反向器为t0, n输入逻辑门为nt0 0.75CinvR0 后级负载延迟时间： 0.75CinvR0: FO=1时，反向器的延迟时间 f: Fan out LE: Logical Effort 输入信号数 反向器 2018/12/2

传输延迟时间的估算：8输入AND 当FO=1时， 哪一种逻辑组合速度更快? 输入信号数 反向器 2018/12/2

缓冲器速度最优化设计 tpHL τ=0.75R0C CD.n=1fF/mm, CG.n=1.5fF/mm, R0.n=4kW/mm CL=160fF WP=2mm Wn=1mm 忽略连线电容 tpHL CD.n=1fF/mm, CG.n=1.5fF/mm, R0.n=4kW/mm τ=0.75R0C =0.75R0CSelf+0.75R0CL =0.75 (3 1fF)  4kW+ 0.75  160fF  4kW =500pS tpHL=0.69τ=345pS 约为3M 2018/12/2

缓冲器速度最优化设计 τ=0.75R0C 在改善了本级电路延迟时间的同时 加大了本身的栅极电容 减小 加大反相器 减小R0 管子的宽长比 C=160fF WP=2mm Wn=1mm τ=0.75R0C 减小 加大反相器 管子的宽长比 减小R0 在改善了本级电路延迟时间的同时 加大了本身的栅极电容 2018/12/2

缓冲器速度最优化设计 τ=0.75  {(3f+13.5f)  4kW WP=18mm Wn=9mm WP=6mm Wn=3mm WP=2mm C=160fF Wn=1mm CD.n=1fF/mm, CG.n=1.5fF/mm, R0.n=4kW/mm τ=0.75  {(3f+13.5f)  4kW + (9f+40.5f)  4kW /3 + (27f+160f)  4kW /9} =162pS tpHL=0.69τ=112pS 2018/12/2

缓冲器尺寸3倍3倍逐段增加，但面积 和功耗也会加大。 缓冲器速度最优化设计 C=160fF WP=2mm Wn=1mm WP=4mm Wn=2mm WP=8mm Wn=4mm WP=16mm Wn=8mm WP=32mm Wn=16mm CD.n=1fF/mm, CG.n=1.5fF/mm, R0.n=4kW/mm τ=0.75  {(3f+9f)  4kW + (6f+18f)  4kW /2 + (12f+36f)  4kW /4 + (24f+72f)  4kW /8 + (48f+160f)  4kW /16 =183pS 快速 缓冲器尺寸3倍3倍逐段增加，但面积 和功耗也会加大。 tpHL=0.69τ=126pS 2018/12/2

缓冲器速度最优化设计 Cin CL 1.4 1.35 1.15 1.3 1.25 τ 1.2 1.15 1.1 1.05 2 3 4 5 6 7 8 9 10 a 2018/12/2

减小延迟的版图设计典型例子 栅极电容 扩散电容 栅极/扩散∙覆盖电容 扩散电容(p和n相同) CO=0.3fF/mm 底面:CJ=2fF/mm2 周边: CJSW=0.25fF/mm 2018/12/2

使扩散电容减小的版图设计 双指状晶体管 2018/12/2

大尺寸晶体管的设计 G S L 2.5L D 2018/12/2

作业： 比较当FO=1时下列两种4输入AND门，哪一种速度更快 1 2 5/3 4/3 A A B B C C C D C D 2018/12/2