19.1.17 第8章 TMS320C54x的硬件设计 内容提要 DSP系统的硬件设计，在设计思路和资源组织上与一般的CPU和MCU有所不同。本章主要介绍基于TMS320C54x芯片的DSP系统硬件设计，内容有： ● 硬件设计概述 ● DSP系统的基本设计 ● DSP的电平转换电路设计 ● DSP存储器和I/O的扩展 ● DSP与A/D和D/A转换器的接口 ● DSP系统的硬件设计实例 首先介绍硬件设计概述，给出DSP系统硬件设计过程；然后介绍DSP系统的基本设计和电平转换电路设计。在基本设计中，讲述了DSP芯片的电源电路、复位电路和时钟电路的设计方法，并在此基础上介绍了电平转换电路；接着介绍了存储器和I/O的扩展以及DSP与数/模、模/数转换器的接口；最后通过两个设计实例，介绍了DSP芯片应用系统的设计、调试和开发过程。 2019年1月17日 DSP原理及应用

第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 8.2 DSP系统的基本设计 8.3 DSP的电平转换电路设计 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 8.2 DSP系统的基本设计 8.3 DSP的电平转换电路设计 8.4 DSP存储器和I/O的扩展 8.5 DSP与A/D和D/A转换器的接口 8.6 DSP系统的硬件设计实例 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 DSP系统的硬件设计又称为目标板设计，是在考虑算法需求、成本、体积和功耗核算的基础上完成的，一个典型的DSP目标板主要包括： DSP芯片及DSP基本系统 程序和数据存储器 数/模和模/数转换器 模拟控制与处理电路 各种控制口和通信口 电源处理电路和同步电路 2019年1月17日 DSP原理及应用

8.1 硬件设计概述 一个典型的DSP目标板结构如下图。 第8章 TMS320C54x的硬件设计 ADC 控制口 信 号 预 处 理 、 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 一个典型的DSP目标板结构如下图。 防混叠 滤波器  平滑 ADC DAC TMS320C54x 通信口 控制口 RAM EPROM 信 号 预 处 理 、 MUX 程 控 放 大 等 2019年1月17日 DSP原理及应用

8.1 硬件设计概述 系统硬件设计过程： 第一步：确定硬件实现方案； 第二步：器件的选择； 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 系统硬件设计过程： 确定硬件方案 器件选型 原理图设计 PCB图设计 硬件调试 第一步：确定硬件实现方案； 在考虑系统性能指标、工期、成本、算法需求、体积和功耗核算等因素的基础上，选择系统的最优硬件实现方案。 第二步：器件的选择； 一个DSP硬件系统除了DSP芯片外， 还包括ADC、DAC、存储器、电源、逻辑控制、通信、人机接口、总线等基本部件。 2019年1月17日 DSP原理及应用

8.1 硬件设计概述 第二步：器件的选择； 第8章 TMS320C54x的硬件设计 ① DSP芯片的选择 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 第二步：器件的选择； ① DSP芯片的选择 选择DSP芯片要综合多种因素，折衷考虑。  首先要根据系统对运算量的需求来选择；  其次要根据系统所应用领域来选择合适的DSP芯片；  最后要根据DSP的片上资源、价格、外设配置以及与其他元部件的配套性等因素来选择。 ② ADC和DAC的选择 A/D转换器的选择应根据采样频率、精度以及是否要求片上自带采样、多路选择器、基准电源等因素来选择； D/A转换器应根据信号频率、精度以及是否要求自带基准电源、多路选择器、输出运放等因素来选择。 2019年1月17日 DSP原理及应用

8.1 硬件设计概述 第二步：器件的选择； 第8章 TMS320C54x的硬件设计 ③ 存储器的选择 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 第二步：器件的选择； ③ 存储器的选择 常用的存储器有SRAM、EPROM、E2PROM和FLASH等。 可以根据工作频率、存储容量、位长(8/16/32位)、接口方式(串行还是并行)、工作电压(5V/3V)等来选择。 ④ 逻辑控制器件的选择 系统的逻辑控制通常是用可编程逻辑器件来实现。  首先确定是采用CPLD还是FPGA；  其次根据自己的特长和公司芯片的特点选择哪家公司的哪个系列的产品；  最后还要根据DSP的频率来选择所使用的PLD器件。 2019年1月17日 DSP原理及应用

8.1 硬件设计概述 第二步：器件的选择； 第8章 TMS320C54x的硬件设计 ⑤ 通信器件的选择 通常系统都要求有通信接口。 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 第二步：器件的选择； ⑤ 通信器件的选择 通常系统都要求有通信接口。  首先要根据系统对通信速率的要求来选择通信方式。 一般串行口只能达到19kb/s，而并行口可达到1Mb/s以上，若要求过高可考虑通过总线进行通信；  然后根据通信方式来选择通信器件。 ⑥ 总线的选择 常用总线：PCI、ISA以及现场总线(包括CAN、3xbus等)。 可以根据使用的场合、数据传输要求、总线的宽度、传输频率和同步方式等来选择。 2019年1月17日 DSP原理及应用

8.1 硬件设计概述 第二步：器件的选择； 第8章 TMS320C54x的硬件设计 ⑦ 人机接口 常用的人机接口主要有键盘和显示器。 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 第二步：器件的选择； ⑦ 人机接口 常用的人机接口主要有键盘和显示器。  通过与其他单片机的通信构成；  与DSP芯片直接构成。 ⑧ 电源的选择 主要考虑电压的高低和电流的大小。 既要满足电压的匹配，又要满足电流容量的要求。 2019年1月17日 DSP原理及应用

8.1 硬件设计概述 系统硬件设计过程： 第一步：确定硬件实现方案； 第二步：器件的选择； 第三步：原理图设计； 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 系统硬件设计过程： 确定硬件方案 器件选型 原理图设计 PCB图设计 硬件调试 第一步：确定硬件实现方案； 第二步：器件的选择； 第三步：原理图设计； 从第三步开始就进入系统的综合。在原理图设计阶段必须清楚地了解器件的特性、使用方法和系统的开发，必要时可对单元电路进行功能仿真。 2019年1月17日 DSP原理及应用

8.1 硬件设计概述 第三步：原理图设计； 原理图设计包括：  系统结构设计 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 第三步：原理图设计； 原理图设计包括：  系统结构设计 可分为单DSP结构和多DSP结构、并行结构和串行结构、全DSP结构和DSP/MCU混合结构等；  模拟数字混合电路的设计 主要用来实现DSP与模拟混合产品的无逢连接。 包括信号的调理、A/D和D/A转换电路、数据缓冲等。 2019年1月17日 DSP原理及应用

8.1 硬件设计概述 第三步：原理图设计； 原理图设计包括：  存储器的设计 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 第三步：原理图设计； 原理图设计包括：  存储器的设计 是利用DSP的扩展接口进行数据存储器、程序存储器和I/O空间的配置。 在设计时要考虑存储器映射地址、存储器容量和存储器速度等。  通信接口的设计  电源和时钟电路的设计  控制电路的设计 包括状态控制、同步控制等。 2019年1月17日 DSP原理及应用

8.1 硬件设计概述 系统硬件设计过程： 第一步：确定硬件实现方案； 第二步：器件的选择； 第三步：原理图设计； 第四步：PCB设计； 19.1.17 第8章 TMS320C54x的硬件设计 8.1 硬件设计概述 系统硬件设计过程： 确定硬件方案 器件选型 原理图设计 PCB图设计 硬件调试 第一步：确定硬件实现方案； 第二步：器件的选择； 第三步：原理图设计； 第四步：PCB设计； PCB图的设计要求设计人员既要熟悉系统的工作原理，还要清楚布线工艺和系统结构设计。 第五步：硬件调试； 2019年1月17日 DSP原理及应用

8.2 DSP系统的基本设计 一个完整的DSP系统通常是由DSP芯片和其他相应的外围器件构成。 19.1.17 第8章 TMS320C54x的硬件设计 8.2 DSP系统的基本设计 一个完整的DSP系统通常是由DSP芯片和其他相应的外围器件构成。 本节主要以TMS320C54x系列芯片为例，介绍DSP硬件系统的基本设计，包括: 电源电路 复位电路 时钟电路 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8.2 DSP系统的基本设计 8. 2. 1 电源电路的设计 为了降低芯片功耗，’C54x系列芯片大部分都采用低电压设计，并且采用双电源供电，即 ——采用3.3V、2.5V，或1.8V电源； ——采用3.3V供电。 内核电源CVDD I/O电源DVDD 2019年1月17日 DSP原理及应用

8. 2. 1 电源电路的设计 1.电源电压和电流要求 为了获得更好的电源性能，’C5402芯片采用双电源供电方式。 19.1.17 第8章 TMS320C54x的硬件设计 8. 2. 1 电源电路的设计 1.电源电压和电流要求 为了获得更好的电源性能，’C5402芯片采用双电源供电方式。 内核电源CVDD：采用1.8V。 主要为芯片的内部逻辑提供电压。 包括CPU、时钟电路和所有的外设逻辑。 I/O电源DVDD：采用3.3V。 主要供I/O接口使用。 可直接与外部低压器件接口，而无需额外的电平变换电路。 2019年1月17日 DSP原理及应用

若不能做到同时加电，应先对DVDD加电，然后再对CVDD加电。 19.1.17 第8章 TMS320C54x的硬件设计 1.电源电压和电流要求 ’C5402芯片的加电次序： 理想情况下，两电源应同时加电。 若不能做到同时加电，应先对DVDD加电，然后再对CVDD加电。 DVDD CVDD 内部静电保护电路： 要求: DVDD电压不超过CVDD电压2V； CVDD电压不超过DVDD电压0.5V。 2019年1月17日 DSP原理及应用

’C5402芯片的电流消耗主要取决于器件的激活度。 19.1.17 第8章 TMS320C54x的硬件设计 1.电源电压和电流要求 ’C5402芯片的电流消耗主要取决于器件的激活度。 内核电源CVDD所消耗的电流主要取决于CPU的激活度。 外设消耗的电流取决于正在工作的外设及其速度。 时钟电路消耗一小部分电流，而且是恒定的，与CPU和外设的激活程度无关。 I/O电源DVDD消耗的电流取决于外部输出的速度、数量以及输出端的负载电容。 2019年1月17日 DSP原理及应用

8. 2. 1 电源电路的设计 2.电源电压的产生 第一种方案： 19.1.17 第8章 TMS320C54x的硬件设计 8. 2. 1 电源电路的设计 2.电源电压的产生 第一种方案： DSP芯片采用的供电方式，主要取决于应用系统中提供什么样的电源。在实际中，大部分数字系统所使用的电源可工作于5V或3.3V，因此有两种产生芯片电源电压的方案。 5V电源通过两个电压调节器，分别产生3.3V和1.8V电压。 电压调节器1 电压调节器2 DVDD (3.3V) CVDD (1.8V) 5V 第二种方案： 电压调节器 DVDD (3.3V) CVDD (1.8V) 3.3V 使用一个电压调节器，产生1.8V电压，而DVDD直接取自3.3V电源。 2019年1月17日 DSP原理及应用

8. 2. 1 电源电路的设计 3.电源解决方案 第8章 TMS320C54x的硬件设计 产生电源的芯片: 19.1.17 第8章 TMS320C54x的硬件设计 8. 2. 1 电源电路的设计 3.电源解决方案 产生电源的芯片: Maxim公司：MAX604、MAX748； TI公司：TPS71xx、TPS72xx、TPS73xx等系列。 这些芯片可分为: 线性稳压芯片 —— 使用方法简单，电源纹波电压较低，对系统的干扰较小，但功耗高。 —— 电源效率高，但电源所产生的纹波电压较高，容易对系统产生干扰。 开关电源芯片 2019年1月17日 DSP原理及应用

可选用TI公司的TPS7133、TPS7233和TPS7333； Maxim公司的MAX604、MAX748。 19.1.17 第8章 TMS320C54x的硬件设计 3.电源解决方案 DSP系统电源方案有以下几种：  采用3.3V单电源供电 可选用TI公司的TPS7133、TPS7233和TPS7333； Maxim公司的MAX604、MAX748。  采用可调电压的单电源供电 可选用TI公司的TPS7101、TPS7201和TPS7301。  采用双电源供电 可选用TI公司的TPS73HD301、TPS73HD325、TPS73HD318等芯片。 2019年1月17日 DSP原理及应用

① 采用3.3V单电源供电 第8章 TMS320C54x的硬件设计 由MAX748芯片构成的电源。 电源电压：3.3V 最大电流：2A 19.1.17 第8章 TMS320C54x的硬件设计 ① 采用3.3V单电源供电 由MAX748芯片构成的电源。 电源电压：3.3V 最大电流：2A V+ MAX748 V+ SHEN V+ REF LX NC LX NC GND SS GND CC OUT Vcc 1000pF 0.047F 330pF 22H +3.3V 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 2019年1月17日 DSP原理及应用

② 采用可调电压的单电源供电 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 ② 采用可调电压的单电源供电 TI公司的TPS7101、TPS7201和TPS7301等芯片提供了可调节的输出电压，其调节范围为1.2V~9.75V，可通过改变两个外接电阻阻值来实现。 TPS7301 IN RESET EN OUT FB GND VI 250k 0.1F R1 R2 10F CSR=1 至系统复位 V0 > 2.7V < 0.5V 2019年1月17日 DSP原理及应用

② 采用可调电压的单电源供电 第8章 TMS320C54x的硬件设计 输出电压与外接电阻的关系式： 19.1.17 第8章 TMS320C54x的硬件设计 ② 采用可调电压的单电源供电 输出电压与外接电阻的关系式： Vref为基准电压，典型值为1.182V。R1和R2为外接电阻，通常所选择的阻值使分压器电流近似为7A。 输出电压V0与外电阻R1和R2的编程表: 输出电压V0 R1 R2 1.5V 45 k 169k 3.6V 348k 1.8V 88k 4V 402k 2.5V 191k 5V 549k 3.3V 309k 6.4V 750k 2019年1月17日 DSP原理及应用

每路电源的最大输出电流为750mA，并且提供两个宽度为200ms的低电平复位脉冲。 19.1.17 第8章 TMS320C54x的硬件设计 ③ 采用双电源供电 TI公司提供的双电源芯片： TPS73HD301 TPS73HD325 TPS73HD318 固定的输出电压: 3.3V 可调的输出电压: 1.2V~9.75V — 固定的输出电压: 3.3V和2.5V — 固定的输出电压: 3.3V和1.8V 每路电源的最大输出电流为750mA，并且提供两个宽度为200ms的低电平复位脉冲。 2019年1月17日 DSP原理及应用

③ 采用双电源供电 由TPS73HD318芯片组成的双电源电路。 第8章 TMS320C54x的硬件设计 PG TPS73HD318 19.1.17 第8章 TMS320C54x的硬件设计 ③ 采用双电源供电 由TPS73HD318芯片组成的双电源电路。 NC 1RESET NC NC 1GND NC 1EN FB/SENSE 1IN 1OUT NC 2RESET 2GND NC 2EN 2SENSE 2IN 2OUT C3 33F 3.3V 1 2 3 4 5 6 7 9 10 11 12 13 17 15 16 8 14 CVDD TMS320VC5402 DVDD GND & 18 19 20 21 22 23 24 25 26 27 28 1.8V D2 D3 C2 C1 1F C0 5V R1 100k R2 PG RESET to DSP TPS73HD318 DL5817 DL4148 D1 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8.2 DSP系统的基本设计 8. 2. 2 复位电路的设计 ’C54x的复位输入引脚RS为处理器提供了一种硬件初始化的方法,它是一种不可屏蔽的外部中断,可在任何时候对’C54x进行复位。 当系统上电后，RS引脚应至少保持5个时钟周期稳定的低电平，以确保数据、地址和控制线的正确配置。复位后(RS回到高电平)，CPU从程序存储器的FF80H单元取指，并开始执行程序。 2019年1月17日 DSP原理及应用

8. 2. 2 复位电路的设计 ’C54x的复位分为软件复位和硬件复位。 软件复位：是通过执行指令实现芯片的复位。 19.1.17 第8章 TMS320C54x的硬件设计 8. 2. 2 复位电路的设计 ’C54x的复位分为软件复位和硬件复位。 软件复位：是通过执行指令实现芯片的复位。 硬件复位：是通过硬件电路实现复位。 硬件复位有以下几种方法:  上电复位  手动复位  自动复位 2019年1月17日 DSP原理及应用

8. 2. 2 复位电路的设计 1. 上电复位电路 上电复位电路是利用RC电路的延迟特性来产生复位所需要的低电平时间。 19.1.17 第8章 TMS320C54x的硬件设计 8. 2. 2 复位电路的设计 1. 上电复位电路 上电复位电路是利用RC电路的延迟特性来产生复位所需要的低电平时间。 由RC电路和施密特触发器组成。 TMS320C54x RS 1 C R VCC 74HC14 2019年1月17日 DSP原理及应用

上电瞬间,由于电容C上的电压不能突变,使RS仍为低电平,芯片处于复位状态,同时通过电阻R对电容C进行充电,充电时间常数由R和C的乘积确定。 19.1.17 第8章 TMS320C54x的硬件设计 1. 上电复位电路 上电瞬间,由于电容C上的电压不能突变,使RS仍为低电平,芯片处于复位状态,同时通过电阻R对电容C进行充电,充电时间常数由R和C的乘积确定。 为了使芯片正常初始化，通常应保证RS低电平的时间至少持续3个外部时钟周期。但在上电后,系统的晶体振荡器通常需要100~200ms的稳定期,因此由RC决定的复位时间要大于晶体振荡器的稳定期。 为了防止复位不完全，RC参数可选择大一些。 2019年1月17日 DSP原理及应用

随后的施密特触发器保证了低电平的持续时间至少为167ms，从而满足复位要求。 19.1.17 第8章 TMS320C54x的硬件设计 1. 上电复位电路 复位时间可根据充电时间来计算。 电容电压：VC= VCC( 1-e-t/ ) 时间常数： = RC 复位时间： 随后的施密特触发器保证了低电平的持续时间至少为167ms，从而满足复位要求。 设VC=1.5V为阈值电压,选择R = 100k,C = 4.7F,电源电压VCC = 5V，可得复位时间t = 167ms。 2019年1月17日 DSP原理及应用

8. 2. 2 复位电路的设计 2.手动复位电路 手动复位电路是通过上电或按钮两种方式对芯片进行复位。 电路参数与上电复位电路相同。 19.1.17 第8章 TMS320C54x的硬件设计 8. 2. 2 复位电路的设计 2.手动复位电路 手动复位电路是通过上电或按钮两种方式对芯片进行复位。 电路参数与上电复位电路相同。 当按钮闭合时，电容C通过按钮和R1进行放电，使电容C上的电压降为0； 当按钮断开时，电容C的充电过程与上电复位相同，从而实现手动复位。 TMS320C54x RS C R VCC R1 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8. 2. 2 复位电路的设计 3.自动复位电路 由于实际的DSP系统需要较高频率的时钟信号,在运行过程中极容易发生干扰现象，严重时可能会造成系统死机，导致系统无法正常工作。 为了解决这种问题，除了在软件设计中加入一些保护措施外，硬件设计还必须做出相应的处理。 目前，最有效的硬件保护措施是采用具有监视功能的自动复位电路，俗称“看门狗”电路。 2019年1月17日 DSP原理及应用

自动复位电路除了具有上电复位功能外，还能监视系统运行。 当系统发生故障或死机时可通过该电路对系统进行自动复位。 19.1.17 第8章 TMS320C54x的硬件设计 3.自动复位电路 自动复位电路除了具有上电复位功能外，还能监视系统运行。 当系统发生故障或死机时可通过该电路对系统进行自动复位。 基本原理：是通过电路提供的监视线来监视系统运行。当系统正常运行时，在规定的时间内给监视线提供一个变化的高低电平信号，若在规定的时间内这个信号不发生变化，自动复位电路就认为系统运行不正常，并对系统进行复位。 2019年1月17日 DSP原理及应用

如Maxim公司的MAX706、MAX706R芯片。 19.1.17 第8章 TMS320C54x的硬件设计 3.自动复位电路 自动复位电路的设计方案：  用555定时器和计数器组成；  采用专用的自动复位集成电路。 如Maxim公司的MAX706、MAX706R芯片。 MAX706R是一种能与具有3.3V工作电压的DSP芯片相匹配的自动复位电路。 2019年1月17日 DSP原理及应用

3.自动复位电路 由MAX706R组成的自动复位电路如图： 第8章 TMS320C54x的硬件设计 MAX706R MR WDO 19.1.17 第8章 TMS320C54x的硬件设计 3.自动复位电路 由MAX706R组成的自动复位电路如图： MAX706R MR WDO VCC RES GND WDI PFI PFO 1 2 3 4 5 6 7 8 RS VCC 至DSP的复位端 CLK来自DSP的输出端 2019年1月17日 DSP原理及应用

引脚6为系统提供的监视信号CLK，来自DSP芯片某个输出端，是一个通过程序产生的周期不小于10Hz的脉冲信号。 19.1.17 第8章 TMS320C54x的硬件设计 3.自动复位电路 引脚6为系统提供的监视信号CLK，来自DSP芯片某个输出端，是一个通过程序产生的周期不小于10Hz的脉冲信号。 引脚7为低电平复位输出信号，是一个不小于1.6s的复位脉冲，用来对DSP芯片复位。 当DSP处于不正常工作时，由程序所产生的周期脉冲CLK将会消失,自动复位电路将无法接收到监视信号，MAX706R芯片将通过引脚7产生复位信号，使系统复位，程序重新开始运行，强迫系统恢复正常工作。 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8.2 DSP系统的基本设计 8. 2. 3 时钟电路的设计 时钟电路用来为’C54x芯片提供时钟信号，由一个内部振荡器和一个锁相环PLL组成，可通过芯片内部的晶体振荡器或外部的时钟电路驱动。 1.时钟信号的产生 ’C54x时钟信号的产生有两种方法：  使用外部时钟源；  使用芯片内部的振荡器。 2019年1月17日 DSP原理及应用

将外部时钟信号直接加到DSP芯片的X2/CLKIN引脚，而X1引脚悬空。 19.1.17 第8章 TMS320C54x的硬件设计 1.时钟信号的产生 (1) 使用外部时钟源 将外部时钟信号直接加到DSP芯片的X2/CLKIN引脚，而X1引脚悬空。 VDD 外部晶振 X2/CLKIN X1 外部时钟源可以采用频率稳定的晶体振荡器，具有使用方便，价格便宜，因而得到广泛应用。 2019年1月17日 DSP原理及应用

在芯片的X1和X2/CLKIN引脚之间接入一个晶体,用于启动内部振荡器。 19.1.17 第8章 TMS320C54x的硬件设计 1.时钟信号的产生 (2)使用芯片内部的振荡器 在芯片的X1和X2/CLKIN引脚之间接入一个晶体,用于启动内部振荡器。 C1 C2 晶体 X1 X2/CLKIN C1=C2=20pF 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 2.锁相环PLL 锁相环PLL具有频率放大和时钟信号提纯的作用，利用PLL的锁定特性可以对时钟频率进行锁定,为芯片提供高稳定频率的时钟信号。 锁相环还可以对外部时钟频率进行倍频，使外部时钟源的频率低于CPU的机器周期，以降低因高速开关时钟所引起的高频噪声。 ’C54x的锁相环有两种形式： 硬件配置的PLL： 软件可编程PLL： 用于’C541、’C542、’C543、’C545和’C546； 用于’C545A、’C546A、’C548、’C549、’C5402、’C5410和’C5420。 2019年1月17日 DSP原理及应用

硬件配置的PLL是通过设定’C54x的3个时钟模式引脚(CLKMD1、CLKMD2和CLKMD3)的状态来选择时钟方式。 19.1.17 第8章 TMS320C54x的硬件设计 2.锁相环PLL (1) 硬件配置的PLL 硬件配置的PLL是通过设定’C54x的3个时钟模式引脚(CLKMD1、CLKMD2和CLKMD3)的状态来选择时钟方式。 上电复位时，’C54x根据这三个引脚的电平，决定PLL的工作状态，并启动PLL工作。 2019年1月17日 DSP原理及应用

(1) 硬件配置的PLL 第8章 TMS320C54x的硬件设计 硬件PLL的配置方式 19.1.17 第8章 TMS320C54x的硬件设计 (1) 硬件配置的PLL 硬件PLL的配置方式 引脚状态 时钟方式 CLKMD1 CLKMD2 CLKMD3 方案一 方案二 工作频率=外部时钟源3 工作频率=外部时钟源5 1 工作频率=外部时钟源2 工作频率=外部时钟源4 工作频率=内部时钟器3 工作频率=内部时钟器5 工作频率=外部时钟源1.5 工作频率=外部时钟源4.5 工作频率=外部时钟源2 工作频率=内部时钟器2 工作频率=外部时钟源1 停止工作 ① 时钟方式的选择方案是针对不同的 ’C54x芯片而言。 注意： ② 停止工作方式等效于IDLE3省电方式。 2019年1月17日 DSP原理及应用

若不使用PLL，则对内部或外部时钟分频，CPU的时钟频率等于内部振荡器频率或外部时钟频率的一半； 19.1.17 第8章 TMS320C54x的硬件设计 (1) 硬件配置的PLL 进行硬件配置时，其工作频率的是固定的。 若不使用PLL，则对内部或外部时钟分频，CPU的时钟频率等于内部振荡器频率或外部时钟频率的一半； 若使用PLL，则对内部或外部时钟倍频，CPU的时钟频率等于内部振荡器或外部时钟源频率乘以系数N， 即 时钟频率 = (PLL×N) 2019年1月17日 DSP原理及应用

软件配置的PLL具有高度的灵活性。它是利用编程对时钟方式寄存器CLKMD的设定，来定义PLL时钟模块中的时钟配置。 19.1.17 第8章 TMS320C54x的硬件设计 2.锁相环PLL (2) 软件配置的PLL 软件配置的PLL具有高度的灵活性。它是利用编程对时钟方式寄存器CLKMD的设定，来定义PLL时钟模块中的时钟配置。 软件PLL的时钟定标器提供各种时钟乘法器系数，并能直接接通和关断PLL。 软件PLL的锁定定时器可以用于延迟转换PLL的时钟方式，直到锁定为止。 2019年1月17日 DSP原理及应用

用来定义PLL时钟模块中的时钟配置，为用户提供各种时钟乘系数，并能直接通断PLL。 19.1.17 第8章 TMS320C54x的硬件设计 (2) 软件配置的PLL ① 时钟方式寄存器CLKMD 用来定义PLL时钟模块中的时钟配置，为用户提供各种时钟乘系数，并能直接通断PLL。 15 ~ 12 11 10 ~ 3 2 1 CLKMD 0058H PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS PLL乘数 PLLMUL PLL除数 PLLDIV PLLCOUNT PLL计数器 PLL通/断位 PLLON/OFF 时钟发生器 选择位 PLLNDIV PLL工作 状态位 PLLSTATUS 时钟发生器 选择位 PLL工作 状态位 PLL通/断位 PLL乘数 PLL除数 PLL计数器 当PLL STATUS=0时，时钟发生器工作于分频DIV方式； 当PLL STATUS=1时，时钟发生器工作于倍频PLL方式。 PLLCOUNT：PLL的减法计数器，读/写位。 用来对PLL开始工作到锁定时钟信号之前的一段时间进行计数定时，以保证频率转换的可靠性。 PLLON/OFF PLLNDIV PLL状态 断开 1 工作 PLLDIV：为PLL的分频除数，读/写位。 与PLLMUL和PLL NDIV一起决定PLL的频率。 PLLNDIV：时钟发生器选择位，读/写位。 用来决定时钟发生器的工作方式。与PLLMUL和PLLDIV位同时定义频率的乘数。 PLL STATUS：PLL的工作状态位，只读位。 用来指示时钟发生器的工作方式。 PLLON/OFF：PLL的通/断位，读/写位。 与PLLNDIV一起决定PLL是否工作。 PLLMUL：为PLL的倍频乘数，读/写位。 与PLLDIV和PLLNDIV一起决定PLL的频率。 当PLLNDIV=0时，采用分频DIV方式； 当PLLNDIV=1时，采用倍频PLL方式。 2019年1月17日 DSP原理及应用

通过软件编程，可以使软件PLL实现两种工作方式： 19.1.17 第8章 TMS320C54x的硬件设计 (2) 软件配置的PLL ② 软件PLL的工作方式 通过软件编程，可以使软件PLL实现两种工作方式：  PLL方式，即倍频方式。 芯片的工作频率等于输入时钟CLKIN乘以PLL的乘系数，共有31个乘系数，取值范围为0.25~15。  DIV方式，即分频方式。 对输入时钟CLKIN进行2分频或4分频。 2019年1月17日 DSP原理及应用

软件PLL的乘系数可通过PLLNDIV、PLLDIV和PLLMUL的不同组合确定。 19.1.17 第8章 TMS320C54x的硬件设计 (2) 软件配置的PLL ③ 软件PLL的乘系数 软件PLL的乘系数可通过PLLNDIV、PLLDIV和PLLMUL的不同组合确定。 PLLNDIV PLLDIV PLLMUL PLL乘系数 1 X 0~14 15 0或偶数 奇数 0.5 0.25 PLLMUL+1 (PLLMUL+1)2 PLLMUL4 2019年1月17日 DSP原理及应用

根据PLLNDIV、PLLDIV和PLLMUL的不同组合，软件PLL共有31个乘系数，分别为: 19.1.17 第8章 TMS320C54x的硬件设计 (2) 软件配置的PLL ③ 软件PLL的乘系数 根据PLLNDIV、PLLDIV和PLLMUL的不同组合，软件PLL共有31个乘系数，分别为: 0.25、 0.5、 0.75、 1、 1.25、 1.5、 1.75、 2、 2.25、 2.5、 2.75、 3、 3.25、 3.5、 3.75、 4、 4.5、 5、 5.5、 6、 6.5、 7、 7.5、 8、 9、 10、 11、 12、 13、 14、 15。 2019年1月17日 DSP原理及应用

当芯片复位后，时钟方式寄存器CLKMD的值是由3个外部引脚(CLKMD1、CLKMD2和CLKMD3)的状态设定，从而确定了芯片的时钟方式。 19.1.17 第8章 TMS320C54x的硬件设计 (2) 软件配置的PLL ④ 复位时钟方式 当芯片复位后，时钟方式寄存器CLKMD的值是由3个外部引脚(CLKMD1、CLKMD2和CLKMD3)的状态设定，从而确定了芯片的时钟方式。 ’C5402复位时设置的时钟方式: CLKMD1 CLKMD2 CLKMD3 CLKMD的复位值 时钟方式 E007H PLL×15 1 9007H PLL×10 4007H PLL×5 1007H PLL×2 F007H PLL×1 0000H 2分频(PLL无效) F000H 4分频(PLL无效) —— 保留 2019年1月17日 DSP原理及应用

(2) 软件配置的PLL ④ 复位时钟方式 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 (2) 软件配置的PLL ④ 复位时钟方式 通常，DSP系统的程序需要从外部低速EPROM中调入，可以采用较低工作频率的复位时钟方式，待程序全部调入内部快速RAM后，再用软件重新设置CLKMD寄存器的值，使’C54x工作在较高的频率上。 例如，外部时钟频率为10MHz,CLKMD1~CLKMD3=111,时钟方式为2分频。 复位后,工作频率为10MHz÷2=5MHz。 用软件重新设置CLKMD寄存器，就可以改变DSP的工作频率,如设定CLKMD=9007H，则工作频率为10×10MHz=100MHz。 2019年1月17日 DSP原理及应用

若要改变PLL的倍频，必须先将PLL的工作方式从倍频方式(PLL方式)切换到分频方式(DIV方式)，然后再切换到新的倍频方式。 19.1.17 第8章 TMS320C54x的硬件设计 (2) 软件配置的PLL ⑤ 倍频切换 若要改变PLL的倍频，必须先将PLL的工作方式从倍频方式(PLL方式)切换到分频方式(DIV方式)，然后再切换到新的倍频方式。 实现倍频切换的步骤： 步骤1：复位PLLNDIV，选择DIV方式； 步骤2：检测PLL的状态，读PLLSTATUS位； 步骤3：根据所要切换的倍频，确定乘系数； 步骤4：由所需要的牵引时间，设置PLLCOUNT的当前值； 步骤5：设定CLKMD寄存器。 2019年1月17日 DSP原理及应用

(2) 软件配置的PLL ⑤ 倍频切换 第8章 TMS320C54x的硬件设计 【例8.2.1】 从某一倍频方式切换到PLL×1方式。 19.1.17 第8章 TMS320C54x的硬件设计 (2) 软件配置的PLL ⑤ 倍频切换 【例8.2.1】 从某一倍频方式切换到PLL×1方式。 其程序如下： STM #00H，CLKMD Status：LDM CLKMD，A AND #01H，A BC Status，ANEQ STM #03EFH，CLKMD 必须先从倍频方式切换到分频方式，然后再切换到PLL×1方式。 ；切换到DIV方式 ；测试PLLSTATUS位 ；若A≠0，则转移， ；表明还没有切换到DIV方式 ；若A=0，则顺序执行， ；已切换到DIV方式 STM #03EFH，CLKMD ；切换到PLL×1方式 注意：2分频与4分频之间也不能直接切换。 2019年1月17日 DSP原理及应用

8.3 DSP的电平转换电路设计 1.各种电平的转换标准 5V CMOS、5V TTL和3.3V TTL电平的转换标准： 19.1.17 第8章 TMS320C54x的硬件设计 8.3 DSP的电平转换电路设计 1.各种电平的转换标准 5V CMOS、5V TTL和3.3V TTL电平的转换标准： 5V 3.3V 4.4 3.5 2.5 1.5 0.5 0.4 0.8 2.0 2.4 VCC VOH VIH VT VIL VOL GND 5V CMOS 5V TTL 标准TTL 3.3V TTL LVT,LVC,LV VOH: 输出高电平的下限值； VOL: 输出低电平的上限值； VIH: 输入高电平的下限值； VIL: 输入低电平的上限值。 5V TTL和3.3V TTL: 转换标准相同 5V CMOS和3.3V TTL: 存在电平匹配的问题 2019年1月17日 DSP原理及应用

8.3 DSP的电平转换电路设计 2. 3.3V与5V电平转换的形式 19.1.17 第8章 TMS320C54x的硬件设计 8.3 DSP的电平转换电路设计 2. 3.3V与5V电平转换的形式 一个系统同时存在3.3V和5V系列芯片时，必须考虑它们之间的电压兼容性的问题。 ① 3.3V的芯片是否能承受5V电压； ② 驱动器件的输出逻辑电平与负载器件要求的输入逻辑电平是否匹配； ③ 驱动电路允许输出的最大电流是否大于负载器件所要求的输入电流。 2019年1月17日 DSP原理及应用

2. 3.3V与5V电平转换的形式 第8章 TMS320C54x的硬件设计 驱动器件与负载器件的接口条件 驱动 负载 器件 器件 说 明 19.1.17 第8章 TMS320C54x的硬件设计 2. 3.3V与5V电平转换的形式 驱动器件与负载器件的接口条件 驱动 负载 器件 器件 说 明 |IOH| ≥ NIIH IOL ≥ |NIIL| VOH ≥ VIH VOL ≤ VIL 驱动器件输出高电平电流|IOH|大于等于负载器件所需的总电流NIIH 驱动器件输出低电平电流IOL大于等于负载器件所需的总电流|NIIL| 驱动器件输出高电平电压VOH大于等于负载器件输入高电平电压VIH 驱动器件输出低电平电压VOL小于等于负载器件输入低电平电压VIL 其中 IOH: 输出高电平电流； IOL: 输出低电平电流； IIH: 输入高电平电流； IIL: 输入低电平电流； VOH: 输出高电平下限电压； VOL: 输出低电平上限电压； VIH: 输入高电平下限电压； VIL: 输入低电平上限电压； N: 驱动器件所带负载器件的数量。 2019年1月17日 DSP原理及应用

3.3V TTL器件(LVC)驱动5V CMOS器件 19.1.17 第8章 TMS320C54x的硬件设计 2. 3.3V与5V电平转换的形式 根据不同的应用场合，3.3V与5V电平转换有四种形式: 5V TTL器件驱动3.3V器件(LVC) 3.3V TTL器件(LVC)驱动5V TTL器件 5V TTL 3.3V LVC 3.3V LVC 5V TTL 3.3V TTL器件(LVC)驱动5V CMOS器件 5V CMOS器件驱动3.3V器件(LVC) 5V CMOS 3.3V LVC 3.3V LVC 5V CMOS 2019年1月17日 DSP原理及应用

(1) 5V TTL器件驱动3.3V TTL器件(LVC) 19.1.17 第8章 TMS320C54x的硬件设计 2. 3.3V与5V电平转换的形式 (1) 5V TTL器件驱动3.3V TTL器件(LVC) 5V TTL 3.3V LVC 电平转换标准相同，接口电平匹配。 只要3.3V器件能承受5V电压，并且满足接口电流条件，可以直接连接驱动，否则需加驱动电路。 2019年1月17日 DSP原理及应用

(2) 3.3V TTL器件(LVC)驱动5V TTL器件 19.1.17 第8章 TMS320C54x的硬件设计 2. 3.3V与5V电平转换的形式 (2) 3.3V TTL器件(LVC)驱动5V TTL器件 5V TTL 3.3V LVC 电平转换标准相同，并满足接口电平条件。 只要满足接口电流条件，可以直接连接驱动，否则加驱动电路。 2019年1月17日 DSP原理及应用

(3) 5V CMOS器件驱动3.3V TTL器件(LVC) 19.1.17 第8章 TMS320C54x的硬件设计 2. 3.3V与5V电平转换的形式 (3) 5V CMOS器件驱动3.3V TTL器件(LVC) 5V CMOS 3.3V LVC 电平转换标准不相同的，但满足接口电平的要求，即VOH≥VIH，VOL≤VIL。 只要采用能承受5V电压的LVC器件，且满足接口电流的要求，可以直接驱动，否则需加驱动电路。 2019年1月17日 DSP原理及应用

(4) 3.3V TTL器件(LVC)驱动5V CMOS器件 19.1.17 第8章 TMS320C54x的硬件设计 2. 3.3V与5V电平转换的形式 (4) 3.3V TTL器件(LVC)驱动5V CMOS器件 5V CMOS 3.3V LVC 电平转换标准不相同，接口电平不满足要求。 不能直接驱动，需加入双电源供电的接口电路,如: TI公司的SN74ALVC164245、SN74LVC4245等。 2019年1月17日 DSP原理及应用

8.3 DSP的电平转换电路设计 3. DSP与外围器件的接口 (1) DSP芯片与3V器件的接口 19.1.17 第8章 TMS320C54x的硬件设计 8.3 DSP的电平转换电路设计 3. DSP与外围器件的接口 (1) DSP芯片与3V器件的接口 从目前的趋势来看，使用低电压的3V系列芯片已成为发展方向，所以在设计DSP系统时应尽量选用3V的芯片。这样既可以设计成一个低功耗的系统,也避免了混合系统设计中的电平转换问题。 DSP与3V器件的接口比较简单，由于两者电平一致，可以直接驱动。如DSP芯片可以直接与3V的Flash存储器连接。 2019年1月17日 DSP原理及应用

以TMS320LC549与Am27C010EPROM接口为例，介绍接口设计的方法。 19.1.17 第8章 TMS320C54x的硬件设计 3. DSP与外围器件的接口 (2) DSP芯片与5V器件的接口 ① 分析电平转换标准 以TMS320LC549与Am27C010EPROM接口为例，介绍接口设计的方法。 DSP与5V器件的接口属于混合系统的设计。设计时要分析它们之间的电平转换标准，是否满足电压的兼容性和接口条件。 电 平 器 件 VOH VOL VIH VIL TMS320LC549 2.4V 0.4V 2.0V 0.8V Am27C010 0.45V 电平转换标准一致，’C549到Am27C010单方向的地址线和信号线可以直接连接。 ’C549不能承受5V电压，从Am27C010到’C549方向的数据线不能直接连接，需加一个缓冲器。 2019年1月17日 DSP原理及应用

(2) DSP芯片与5V器件的接口 ② 缓冲器的选择 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 (2) DSP芯片与5V器件的接口 ② 缓冲器的选择 74LVC16245器件是一个双向收发器，可以用作2个8位或1个16位收发器。工作电压为2.7~3.6V。 可以选择双电压供电的缓冲器，也可以选择3.3V单电压供电并能承受5V电压的缓冲器，如选择74LVC16245缓冲器。 74LVC16245的功能表 OE DIR 功 能 L H × B → A A → B 隔 离 OE：输出使能控制端，用来选择器件工作(双侧相互隔离)； DIR：数据方向控制端。用来控制数据的传输方向。 2019年1月17日 DSP原理及应用

(2) DSP芯片与5V器件的接口 ③ 接口电路 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 (2) DSP芯片与5V器件的接口 ③ 接口电路 Am27C010是EPROM存储器，数据总线是单向的，从Am27C010流向DSP芯片。 Am27C010 D0~D7 A0~A16 CE OE 74LVC 16245 TMS320VC5402 D0~D7 A0~A16 MSTRB 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8.4 DSP存储器和I/O的扩展 对于数据运算量和存储容量要求较高的系统，在应用DSP芯片作为核心器件时,由于芯片自身的内存和I/O资源有限，往往需要存储器和I/O的扩展。 在进行DSP外部存储器扩展之前，必须了解DSP片上存储资源，并根据应用需求来扩展存储空间。当片上存储资源不能满足系统设计的要求时，就需要进行外部存储器扩展。 2019年1月17日 DSP原理及应用

8.4 DSP存储器和I/O的扩展 外部存储器主要分为两类。  ROM 包括EPROM、E2PROM和FLASH等。  RAM 19.1.17 第8章 TMS320C54x的硬件设计 8.4 DSP存储器和I/O的扩展 外部存储器主要分为两类。  ROM  RAM 包括EPROM、E2PROM和FLASH等。 分为静态RAM(SRAM)和动态RAM(DRAM) ROM主要用于存储用户的程序和系统常数表,一般映射在程序存储空间。 RAM常选择速度较高的快速RAM,既可以用作程序空间的存储器,也可以用作数据空间的存储器。 2019年1月17日 DSP原理及应用

8.4 DSP存储器和I/O的扩展 8. 4. 1 程序存储器的扩展 19.1.17 第8章 TMS320C54x的硬件设计 8.4 DSP存储器和I/O的扩展 8. 4. 1 程序存储器的扩展 ’C54x的地址总线有16~23条，芯片的型号不同其配置的地址总线也不同。 ’C5402芯片共有20根地址线，最多可以扩展1M字外部程序存储空间，其中高4位地址线(A19~A16)是受XPC寄存器控制。 扩展程序存储器时,除了考虑地址空间分配外,关键是存储器读写控制和片选控制与DSP的外部地址总线、数据总线及控制总线的时序配合。 2019年1月17日 DSP原理及应用

8. 4. 1 程序存储器的扩展 1.程序存储器的工作方式 程序存储器有三种工作方式: ① 读操作 19.1.17 第8章 TMS320C54x的硬件设计 8. 4. 1 程序存储器的扩展 1.程序存储器的工作方式 程序存储器有三种工作方式: ① 读操作 若存储器的片选信号CE和输出使能信号OE为低电平时，地址线所选中单元的内容出现在数据总线上，实现读操作。 程序存储器只能进行读操作。 ② 维持操作 当片选信号CE为高电平时，存储器处于维持状态，芯片的地址和数据总线为高阻状态，存储器不占用地址和数据总线。 ③ 编程操作 当编程电源加规定的电压，片选和读允许端加要求的电平，通过编程器可将数据固化到存储器中，完成编程操作。 2019年1月17日 DSP原理及应用

8. 4. 1 程序存储器的扩展 2.扩展程序存储器 ① 注意事项  根据应用系统的容量选择存储芯片容量； 19.1.17 第8章 TMS320C54x的硬件设计 8. 4. 1 程序存储器的扩展 2.扩展程序存储器 ① 注意事项  根据应用系统的容量选择存储芯片容量；  根据CPU工作频率，选取满足最大读取时间、电源容差、工作温度等性能的芯片；  选择逻辑控制芯片，以满足程序扩展、数据扩展和I/O扩展的兼容；  与5V存储器扩展时，要考虑电平转换。 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 2.扩展程序存储器 ② FLASH存储器 FLASH存储器与EPROM相比，具有更高的性能价格比，而且体积小、功耗低、可电擦写、使用方便，并且3.3V的FLASH可以直接与DSP芯片连接。 AT29LV1024是1M位的FLASH存储器。 地址线： A0~A15； 数据线：I/O0~I/O15； 控制线： CE—片选信号； WE—编程写信号； OE—输出使能信号。 2019年1月17日 DSP原理及应用

若只扩展一片程序存储器，可将CPU存储器选通信号MSTRB与存储器输出使能OE连接。 19.1.17 第8章 TMS320C54x的硬件设计 2.扩展程序存储器 ③ 存储器扩展 ’C54x DB AB R/W PS AT29LV1024 I/O A WE CE OE 16 扩展连接图： 16 原理： 当PS=0时，CE=0， 进行读操作； 当PS=1时，CE=1， 地址和数据线呈高阻。 若只扩展一片程序存储器，可将CPU存储器选通信号MSTRB与存储器输出使能OE连接。 当PS=0，MSTRB=0时，可对存储器进行读操作。 2019年1月17日 DSP原理及应用

8.4 DSP存储器和I/O的扩展 8. 4. 2 数据存储器的扩展 1. 数据存储器ICSI64LV16 19.1.17 第8章 TMS320C54x的硬件设计 8.4 DSP存储器和I/O的扩展 8. 4. 2 数据存储器的扩展 1. 数据存储器ICSI64LV16 ICSI64LV16是一种高速数据存储器，其容量64K字×16。 地址线：A15~A0； 数据线：I/O15~I/O0； CE—片选信号； OE—读选通信号； 控制线： WE—写选通信号； UB—高字节选通信号； LB—低字节选通信号。 2019年1月17日 DSP原理及应用

8. 4. 2 数据存储器的扩展 1. 数据存储器ICSI64LV16 结构图： 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 8. 4. 2 数据存储器的扩展 1. 数据存储器ICSI64LV16 结构图： 译码器 存储器阵列 I/O列控制 I/O电路 控制电路 A15~A0 I/O15~I/O8 I/O7~I/O0 CE WE OE UB LB ICSI64LV16结构 2019年1月17日 DSP原理及应用

8. 4. 2 数据存储器的扩展 1. 数据存储器ICSI64LV16 第8章 TMS320C54x的硬件设计 ICSI64LV16功能表 19.1.17 第8章 TMS320C54x的硬件设计 8. 4. 2 数据存储器的扩展 1. 数据存储器ICSI64LV16 ICSI64LV16功能表 WE CE OE UB LB I/O15~I/O8 I/O7~I/O0 工作模式 × H 高阻 未选中 L 禁止输出 数据输出 读操作 数据输入 写操作 2019年1月17日 DSP原理及应用

8. 4. 2 数据存储器的扩展 2. 存储器扩展连接 第8章 TMS320C54x的硬件设计 ’C54x DB AB R/W DS 19.1.17 第8章 TMS320C54x的硬件设计 8. 4. 2 数据存储器的扩展 2. 存储器扩展连接 ’C54x DB AB R/W DS ICSI64LV16 I/O15~0 A15~0 WE CE UB LB OE 16 2019年1月17日 DSP原理及应用

8.4 DSP存储器和I/O的扩展 8. 4. 3 I/O的扩展应用 19.1.17 第8章 TMS320C54x的硬件设计 8.4 DSP存储器和I/O的扩展 8. 4. 3 I/O的扩展应用 在实际应用中，许多DSP系统需要输入和输出接口。键盘和显示器作为常用的输入输出设备，在便携式仪器、手机等产品中得到了广泛地应用。使用液晶模块和非编码键盘可以很方便地作为I/O设备与DSP芯片连接。 下面以TMS320VC5402芯片、EPSON的液晶显示模块TCM—A0902和非编码键盘为例，介绍DSP芯片的I/O扩展和软件驱动程序的设计。 2019年1月17日 DSP原理及应用

8. 4. 3 I/O的扩展应用 1.显示器连接与驱动 (1)液晶模块TCM-A0902的引脚 复位端，低电平有效； RESET： 19.1.17 第8章 TMS320C54x的硬件设计 8. 4. 3 I/O的扩展应用 1.显示器连接与驱动 (1)液晶模块TCM-A0902的引脚 复位端，低电平有效； RESET： 片选信号，低电平有效； CS： RD：读信号端，高电平有效； 写信号端，低电平有效； WR： A0：寄存器选择端； 当A0=1时，选择数据寄存器。 当A0=0时，选择命令寄存器； DB7~DB0：数据线。 2019年1月17日 DSP原理及应用

8. 4. 3 I/O的扩展应用 1.显示器连接与驱动 (2)连接图 命令端口地址： COMMP=CFFFH 数据端口地址： 19.1.17 第8章 TMS320C54x的硬件设计 8. 4. 3 I/O的扩展应用 1.显示器连接与驱动 (2)连接图 TMS320VC5402 DB7~0 RS R/W IOSTRB A12 A13 TCM-A0902 DB7~DB0 RESET RD WR CS A0 ≥1 1 8 命令端口地址： COMMP=CFFFH 数据端口地址： DATAP=EFFFH 2019年1月17日 DSP原理及应用

(3)驱动程序 第8章 TMS320C54x的硬件设计 LD #lcd_data,DP NOP ST #DTYSET,lcd_data 19.1.17 第8章 TMS320C54x的硬件设计 (3)驱动程序 lcd_data 010H 031H #PDINV #SLPOFF #VOLCTL #DTYSET LD #lcd_data,DP NOP ST #DTYSET,lcd_data CALL writecomm ST #031H,lcd_data CALL writddata ST #PDINV,lcd_data ST #SLPOFF,lcd_data ；设定页指针 ；设置液晶亮度程序 ST #VOLCTL,lcd_data CALL writecomm ST #010H,lcd_data CALL writedata ；送DTYSET命令字 ；送设定亮度命令字 ；调写命令字子程序 ；调写命令字子程序 ；送显示数据 初始化液晶程序 ；调写数据子程序 ；送亮度数据 ；送PDINV命令字 ；调写命令字子程序 ；调写数据子程序 ；送SLPOFF命令字 ；调写命令字子程序 writecomm: PORTW lcd_data,COMMP CALL delay RET ；写命令字子程序 ；输出命令字 ；调延时子程序 ；子程序返回 writedata: PORTW lcd_data,DATAP CALL delay RET ；写数据子程序 ；输出显示数据 ；调延时子程序 ；子程序返回 2019年1月17日 DSP原理及应用

8. 4. 3 I/O的扩展应用 2.键盘的连接与驱动 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 8. 4. 3 I/O的扩展应用 2.键盘的连接与驱动 键盘作为常用的输入设备应用十分广泛。它是由若干个按键所组成的开关阵列，分为编码键盘和非编码键盘两种。 编码键盘除了设有按键外，还包括有识别按键闭合产生键码的硬件电路，只要有按键闭合，硬件电路就能产生这个按键的键码，并产生一个脉冲信号，以通知CPU接收键码。 非编码键盘是由一些按键排列成的行列式开关矩阵。按键的作用只是简单地实现开关的接通和断开，在相应的程序配合下才能产生按键的键码。 非编码键盘硬件电路极为简单，几乎不需要附加什么硬件电路，故能广泛用于各种微处理器所组成的系统中。 这种键盘的使用比较方便，不需要编写很多的程序，但使用的硬件电路比较复杂。 2019年1月17日 DSP原理及应用

2.键盘的连接与驱动 (1)锁存器74HC573 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 2.键盘的连接与驱动 (1)锁存器74HC573 由于’C5402芯片的I/O资源有限，常用锁存器扩展成I/O口来组成非编码键盘。 常用的锁存器有74HC573。 逻辑符号： 真值表： OE Vcc 1D 1Q 2D 2Q 3D 74HC5733Q 4D 4Q 5D 5Q 6D 6Q 7D 7Q 8D 8Q GND LE 输 入 输 出 OE LE D Q L H H L H L L L X H X X H L Q0 Z 2019年1月17日 DSP原理及应用

通过74HC573锁存器扩展的键盘由行锁存器、列锁存器和3×5矩阵式键盘组成。 19.1.17 第8章 TMS320C54x的硬件设计 2.键盘的连接与驱动 (2)扩展键盘的组成 通过74HC573锁存器扩展的键盘由行锁存器、列锁存器和3×5矩阵式键盘组成。 该键盘占用两个I/O端口，分别为： 行锁存器为输出口，作为写键盘端口； 列锁存器为输入口，作为读键盘端口。 两端口的地址分别为： 读键盘端口地址：RKEYP=7FFFH； 写键盘端口地址：WKEYP=BFFFH。 2019年1月17日 DSP原理及应用

2.键盘的连接与驱动 (2)扩展键盘的组成 连接图： 第8章 TMS320C54x的硬件设计 TMS320VC5402 HC573 19.1.17 第8章 TMS320C54x的硬件设计 2.键盘的连接与驱动 (2)扩展键盘的组成 TMS320VC5402 IOSTRB A14 DB7~0 A15 IS HC573 OE Q1 Q2 LE Q3 Q4 DB Q5 QB D1 D2 OE D3 LE ≥1 Vdd GND 连接图： 2019年1月17日 DSP原理及应用

2.键盘的连接与驱动 (3)工作原理 ① 按键的识别 第8章 TMS320C54x的硬件设计  写端口输出，WKEYP=00000H； 19.1.17 第8章 TMS320C54x的硬件设计 2.键盘的连接与驱动 (3)工作原理 ① 按键的识别  写端口输出，WKEYP=00000H； ’C5402 IOSTRB A14 DB7~0 A15 IS HC573 OE Q1 Q2 LE Q3 Q4 DB Q5 ≥1 QB D1 D2 OE D3 LE Vdd GND  读端口输入，读RKEYP。  判断RKEYP值。 如果RKEYP=111，则无按键按下； 如果RKEYP≠111，则有按键按下。 2019年1月17日 DSP原理及应用

行扫描：依次给每行线输入0信号，检测所对应的列信号。 19.1.17 第8章 TMS320C54x的硬件设计 (3)工作原理 ① 按键的识别 ② 行扫描确定按键的位置 行扫描：依次给每行线输入0信号，检测所对应的列信号。 ’C5402 IOSTRB A14 DB7~0 A15 IS HC573 OE Q1 Q2 LE Q3 Q4 DB Q5 ≥1 QB D1 D2 OE D3 LE Vdd GND 从WKEYP口依次输出行代码: 11110—X0；11101—X1； 11011—X2；10111—X3； 01111—X4。 由RKEYP口读入状态 查询读入的数据，确定列代码。 110—Y0；101—Y1；011—Y2。 2019年1月17日 DSP原理及应用

检测到有按键按下后，延迟10~20ms，然后再进行行扫描。 19.1.17 第8章 TMS320C54x的硬件设计 (3)工作原理 ① 按键的识别 ② 行扫描确定按键的位置 ③ 按键防抖 ’C5402 IOSTRB A14 DB7~0 A15 IS HC573 OE Q1 Q2 LE Q3 Q4 DB Q5 ≥1 QB D1 D2 OE D3 LE Vdd GND 检测到有按键按下后，延迟10~20ms，然后再进行行扫描。 ④ 确定键值 键值=[行码][列码] X 例如：确定X键的键值。 X键的行代码X2=11011， 列代码Y1=101， X键码=X2Y1=11011101=DDH。 2019年1月17日 DSP原理及应用

2.键盘的连接与驱动 (4)驱动程序 第8章 TMS320C54x的硬件设计 LD #key_w,DP LD key_w,A 19.1.17 第8章 TMS320C54x的硬件设计 2.键盘的连接与驱动 key_w 0000H 行输出数据 (4)驱动程序 key_r 列数据 列输入数据 0~0XXX LD #key_w,DP LD key_w,A AND #0000H,A STL A,key_w PORTW key_w,WKEYP CALL delay PORTR RKEYP,key_r ANDM #07H,key_r CMPM key_r,#007H BC nokey,TC ;确定页指针 key_v 键 值 判断按键程序 ;取行输出数据 ;全0送入A ;送入行输出单元 ;全0数据行输出 ;调延时程序 ;输入列数据 ;调延时程序 ;屏蔽列数据高位，保留低三位 ;列数据与007比较 ;若相等，无按键，转nokey 若不相等，有按键，继续执行 2019年1月17日 DSP原理及应用

2.键盘的连接与驱动 (4)驱动程序 第8章 TMS320C54x的硬件设计 LD #key_w,DP LD key_w,A 19.1.17 第8章 TMS320C54x的硬件设计 2.键盘的连接与驱动 0000H 0~0XXX 键 值 key_w key_r key_v (4)驱动程序 LD #key_w,DP LD key_w,A AND #0000H,A STL A,key_w PORTW key_w,WKEYP CALL delay PORTR RKEYP,key_r ANDM #07H,key_r CMPM key_r,#007H BC nokey,TC nokey: ST #00H,key_v B keyend …… keyend: NOP RET ; 若无按键按下 ; 存储00标志 ; 返回 2019年1月17日 DSP原理及应用

(4)驱动程序 第8章 TMS320C54x的硬件设计 CALL wait10ms PORTR RKEYP,key_r CALL delay 19.1.17 第8章 TMS320C54x的硬件设计 (4)驱动程序 0000H 0~0XXX 键 值 key_w key_r key_v CALL wait10ms PORTR RKEYP,key_r CALL delay ANDM #07H,key_r CMPM key_r,#07H BC nokey,TC ;延时10ms ;重新输入列数据 ;调延时程序 ;保留低三位 ;判断是否有按键 ;没有转移，有继续 防抖程序 nokey: ST #00H,key_v B keyend …… keyend: NOP RET ; 若无按键按下 ; 存储00标志 ; 返回 2019年1月17日 DSP原理及应用

(4)驱动程序 第8章 TMS320C54x的硬件设计 keyscan: LD #X0,A STL A,key_w ;行代码X0送A 19.1.17 第8章 TMS320C54x的硬件设计 (4)驱动程序 0000H 0~0XXX 键 值 key_w key_r key_v X~X11110 keyscan: LD #X0,A STL A,key_w PORTW key_w,WKTYP CALL delay PORTR RKEYP,key_r ANDM #07H,key_r CMPM key_r,#07H BC keyok,NTC ;键扫描程序 ;行代码X0送A ;X0送行输出单元 键 值 扫描第一行程序 ;X0行代码输出 keyok: SFTA A,3 ;行代码左移3位 OR key_r,A ;行代码与列代码组合 AND #0FFH,A ;屏蔽高位，形成键值 STL A,key_v ;保存键值 ;读列代码 ;屏蔽、比较列代码 ;判断该行是否有按键 ;若有按键，则转keyok，否则继续 2019年1月17日 DSP原理及应用

(4)驱动程序 第8章 TMS320C54x的硬件设计 LD #X1,A STL A,key_w PORTW key_w,WKTYP 19.1.17 第8章 TMS320C54x的硬件设计 (4)驱动程序 LD #X1,A STL A,key_w PORTW key_w,WKTYP CALL delay PORTR RKEYP,key_r ANDM #07H,key_r CMPM key_r,#07H BC keyok,NTC 扫描第二行程序 2019年1月17日 DSP原理及应用

(4)驱动程序 第8章 TMS320C54x的硬件设计 LD #X2,A STL A,key_w PORTW key_w,WKTYP 19.1.17 第8章 TMS320C54x的硬件设计 (4)驱动程序 LD #X2,A STL A,key_w PORTW key_w,WKTYP CALL delay PORTR RKEYP,key_r ANDM #07H,key_r CMPM key_r,#07H BC keyok,NTC 扫描第三行程序 2019年1月17日 DSP原理及应用

(4)驱动程序 第8章 TMS320C54x的硬件设计 LD #X3,A STL A,key_w PORTW key_w,WKTYP 19.1.17 第8章 TMS320C54x的硬件设计 (4)驱动程序 LD #X3,A STL A,key_w PORTW key_w,WKTYP CALL delay PORTR RKEYP,key_r ANDM #07H,key_r CMPM key_r,#07H BC keyok,NTC 扫描第四行程序 2019年1月17日 DSP原理及应用

(4)驱动程序 第8章 TMS320C54x的硬件设计 LD #X4,A nokey: ST #00H,key_v STL A,key_w 19.1.17 第8章 TMS320C54x的硬件设计 (4)驱动程序 LD #X4,A STL A,key_w PORTW key_w,WKTYP CALL delay PORTR RKEYP,key_r ANDM #07H,key_r CMPM key_r,#07H BC keyok,NTC nokey: ST #00H,key_v B keyend keyok: SFTA A,3 OR key_r,A AND #0FFH,A STL A,key_v keyend: NOP RET 扫描第五行程序 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8.4 DSP存储器和I/O的扩展 8. 4. 4 综合扩展应用 ’C54x AB15~0 PS MSTRB R/ W DS IS IOSTRB DB15~0 DATA CS2 D WE CS1 A OE PGM A D CS2 OE I/O CS1 D CS2 扩展示意图 若同时扩展程序存储器、数据存储器和I/O时，’C54x的控制逻辑必须考虑信号的时序和电平的配合。 2019年1月17日 DSP原理及应用

第8章 TMS320C54x的硬件设计 ’C5402存储器、显示器和键盘连接图 ’C5402 DB RS R/W IOSTRB IS AB 19.1.17 第8章 TMS320C54x的硬件设计 ’C5402存储器、显示器和键盘连接图 ’C5402 DB RS R/W IOSTRB IS AB DS PS ICSI64LV16 I/O15~I/O0 A15~A0 WE CE UB LB OE TCM-A0902 DB7~DB0 RESET RD WR CS A0 1 ≥1 HC573 OE Q1 Q2 LE Q3 Q4 D[8:1]Q5 Q[8:1]D1 D2 OE D3 LE AT29LV1024 8 A12 A13 A14 A15 GND Vdd 2019年1月17日 DSP原理及应用

8. 4. 4 综合扩展应用 地址分配： 程序存储器地址： 0000H~FFFFH 数据存储器地址： 0000H~FFFFH 液晶模块： 19.1.17 第8章 TMS320C54x的硬件设计 8. 4. 4 综合扩展应用 地址分配： 程序存储器地址： 0000H~FFFFH 数据存储器地址： 0000H~FFFFH 液晶模块： 数据寄存器地址：EFFFH 命令寄存器地址：CFFFH 键盘模块： 行输出地址：BFFFH 列输入地址：7FFFH 2019年1月17日 DSP原理及应用

8.5 DSP与A/D和D/A转换器的接口 在由DSP芯片组成的信号处理系统中，A/D和D/A转换器是非常重要的器件。 19.1.17 第8章 TMS320C54x的硬件设计 8.5 DSP与A/D和D/A转换器的接口 在由DSP芯片组成的信号处理系统中，A/D和D/A转换器是非常重要的器件。 一个典型的实时信号处理系统如图。 放大 电路 抗混叠 滤波器 A/D 转换器 DSP 平滑 D/A 存储器 I/O口 输入 输出 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8.5 DSP与A/D和D/A转换器的接口 输入信号可以有各种各样的形式，可以是语音信号或是来自电话线的已调制数字信号，也可以是各种传感器输出的模拟信号。 这些输入信号首先经过放大和滤波，然后进行A/D转换将模拟信号变换成数字信号，再由DSP芯片对数字信号进行某种形式的处理，如进行一系列的乘法-累加运算。经过处理后的数字信号由D/A转换器变换成模拟信号，之后再进行平滑滤波，得到连续的模拟波形，完成实时信号的处理。 2019年1月17日 DSP原理及应用

8.5 DSP与A/D和D/A转换器的接口 8. 5. 1 ’C54x与A/D转换器的接口 19.1.17 第8章 TMS320C54x的硬件设计 8.5 DSP与A/D和D/A转换器的接口 8. 5. 1 ’C54x与A/D转换器的接口 模拟信号的采集过程是将模拟信号转换成数字信号，从而进行数字信号的处理。 将模拟信号转换成数字信号的器件称为A/D转换器，用ADC表示。它对数字信号处理系统的设计和技术指标的保证起着重要作用。 基于不同的应用，可选用不同性能指标和价位的芯片。 2019年1月17日 DSP原理及应用

8. 5. 1 ’C54x与A/D转换器的接口 对于A/D转换器的选择，主要考虑以下几方面的因素: ● 转换精度 ● 转换时间 ● 器件价格 19.1.17 第8章 TMS320C54x的硬件设计 8. 5. 1 ’C54x与A/D转换器的接口 对于A/D转换器的选择，主要考虑以下几方面的因素: ● 转换精度 ● 转换时间 ● 器件价格 除了上述因素外，选择ADC时，也要考虑芯片的功耗、封装形式、质量标准等。 2019年1月17日 DSP原理及应用

8. 5. 1 ’C54x与A/D转换器的接口 1. TLV1578模数转换器与DSP芯片的接口 (1) TLV1578模数转换器 19.1.17 第8章 TMS320C54x的硬件设计 8. 5. 1 ’C54x与A/D转换器的接口 1. TLV1578模数转换器与DSP芯片的接口 (1) TLV1578模数转换器 TLV1578是TI公司专门为DSP芯片配套制作的一种8通道10位并行A/D转换器。 它将8通道输入多路选择器、高速10位ADC和并行接口组合在一起，构成10位数据采集系统。 器件包含两个片内控制寄存器(CR0和CR1)，通过双向并行端口可以控制通道选择、软件启动转换和掉电。 2019年1月17日 DSP原理及应用

TLV1578采用2.7~5.5V的单电源工作，可接收0V~AVDD范围的模拟输入电压，具有高速度、简单的并行接口和较低的功耗特性。 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 TLV1578采用2.7~5.5V的单电源工作，可接收0V~AVDD范围的模拟输入电压，具有高速度、简单的并行接口和较低的功耗特性。 TLV1578的结构框图： 10位SAP A/D转换器 三态 锁存器 输入寄存器 及控制逻辑 MUX AIN CLK CS RD WR CSTART AGND DGND AVDD DVDD REFR REFM INT/EOC D0 D1 D2 D3 D4 D5 D6 D7 D8/A0 D9/A1 MO CH0 CH1 CH2 CH3 CH4 CH5 CH6 CH7 内部 时钟 2019年1月17日 DSP原理及应用

CSTART：硬件采样和转换启动输入，下降沿时启动采样，上升沿时启动转换； 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 ① 引脚功能 TLV1578器件共有32根引脚，其功能： AGND：模拟地； AIN：ADC的模拟输入； AVDD：模拟电源电压，2.7V~5.5V； CH0~CH7：8路模拟输入通道； CLK：外部时钟输入； CS：芯片选择，低电平有效； CSTART：硬件采样和转换启动输入，下降沿时启动采样，上升沿时启动转换； 2019年1月17日 DSP原理及应用

D8/A0：双向三态数据总线，与D9/A1一起作为控制寄存器的地址线； 19.1.17 第8章 TMS320C54x的硬件设计 ① 引脚功能 DGND：数字地； DVDD：数字电源电压，2.7V~5.5V； D0~D7：双向三态数据总线； D8/A0：双向三态数据总线，与D9/A1一起作为控制寄存器的地址线； D9/A1：双向三态数据总线，与D8/A0一起作为控制寄存器的地址线； INT/EOC：中断/转换结束； RD：读数据，当CS为低电平，RD下降沿时，对数据总线进行读操作； 2019年1月17日 DSP原理及应用

WR：写数据。当CS为低电平，WR下降沿时，锁定配置数据； 19.1.17 第8章 TMS320C54x的硬件设计 ① 引脚功能 WR：写数据。当CS为低电平，WR下降沿时，锁定配置数据； REFM：基准电压低端值(额定值为地)。通常情况接地； REFP：基准电压高端值(额定值为AVDD)。最大输入电压由加在REFM和REFP之间的电压差决定； MO：片内多路选择器模拟输出。 2019年1月17日 DSP原理及应用

TLV1578有两个控制寄存器CR0和CR1，可进行软件配置。数据总线的D9和D8位用于设置控制寄存器的寻址，其余8位用于控制位。 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 ② 控制寄存器 TLV1578有两个控制寄存器CR0和CR1，可进行软件配置。数据总线的D9和D8位用于设置控制寄存器的寻址，其余8位用于控制位。 控制寄存器的格式： 启动方式 时钟方式 转换方式 CR0 D7 D6 D5 D4 D3 D2 D1 D0 CR1 1 D7 D6 D5 D4 D3 D2 D1 D0 振荡器 速度选择 输出格式 自测方式 输入方式 控制寄存器可以设定器件的工作方式。 2019年1月17日 DSP原理及应用

TLV1578的启动方式分为硬件启动和软件启动，由CR0.D7位控制。 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 ③ 启动方式 TLV1578的启动方式分为硬件启动和软件启动，由CR0.D7位控制。 硬件启动：是由CSTART信号启动。 CSTART下降沿启动采样，上升沿启动转换。 软件启动：是由信号WR和RD启动。 WR上升沿启动采样，RD上升沿发生采样，经过6个时钟后开始转换。 当CR0.D7=0时为硬件启动； 当CR0.D7=1时为软件启动。 2019年1月17日 DSP原理及应用

TLV1578的转换方式分为单通道方式和扫描方式，由CR0.D3位控制。 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 ④ 转换方式 TLV1578的转换方式分为单通道方式和扫描方式，由CR0.D3位控制。 当CR0.D3=0时为单通道方式，单个通道信号被连续采样和转换，直至加了WR信号为止； 当CR0.D3=1时为扫描方式，预定的通道组将被连续的采样和转换。 2019年1月17日 DSP原理及应用

TLV1578的信号输入方式可以通过CR1.D7位来设置。可以将8个模拟输入配置成4对差分输入或8个单端输入。 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 ⑤ 模拟信号的输入方式 TLV1578的信号输入方式可以通过CR1.D7位来设置。可以将8个模拟输入配置成4对差分输入或8个单端输入。 当CR1.D7=0时，设置为单端输入，有多达8个通道可供使用； 当CR1.D7=1时，可设置为差分输入。 2019年1月17日 DSP原理及应用

TLV1578的输出有两种格式，分别为二进制形式和2的补码形式，可通过CR1.D3位设置。 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 ⑥ 输出格式 TLV1578的输出有两种格式，分别为二进制形式和2的补码形式，可通过CR1.D3位设置。 当CR1.D3=0时，以二进制的形式输出，数据格式为单极性，代码为1023至0； 当CR1.D3=1时，以2的补码形式输出，数据格式为双极性。 2019年1月17日 DSP原理及应用

TLV1578的系统时钟源可选择内部时钟和外部时钟两种方式，可通过对CR0.D5位的设定来完成。 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 ⑦ 时钟源的选择 TLV1578的系统时钟源可选择内部时钟和外部时钟两种方式，可通过对CR0.D5位的设定来完成。 当CR0.D5=1时，系统时钟源通过多路选择器MAX选择外部时钟CLK,接受的频率范围从1~20MHz； 当CR0.D5=0时，系统时钟源选择内部振荡器OSC时钟。 2019年1月17日 DSP原理及应用

TLV1578提供了三种自测试方式。通过控制寄存器CR1的D1和D0位来选择自测试方式。 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 ⑧ 自测试方式 TLV1578提供了三种自测试方式。通过控制寄存器CR1的D1和D0位来选择自测试方式。 CR1.D1 CR1.D0 所加的自测试电压 数字输出 0 0 正常工作，不进行自测试 正常数据输出 0 1 将VREFM作为基准输入电压加至A/D转换器 000H 1 0 将(VREFP-VREFM)/2作为基准输入电压加至A/D转换器 200H 1 1 将VREFP作为基准输入电压加至A/D转换器 3FFH 2019年1月17日 DSP原理及应用

TLV1578具有内置的10MHz振荡器。当系统时钟选择内部OSC时，可通过设置控制寄存器的CR1.D6位，来选择振荡器OSC的速度。 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 ⑨ 内部振荡器速度的选择 TLV1578具有内置的10MHz振荡器。当系统时钟选择内部OSC时，可通过设置控制寄存器的CR1.D6位，来选择振荡器OSC的速度。 当CR1.D6=0时,OSC的速度设置在(10±1)MHz； 当CR1.D6=1时,OSC的速度设置在(20±1)MHz。 2019年1月17日 DSP原理及应用

(1) TLV1578模数转换器 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV1578模数转换器 【例8.5.1】TLV1578设置方式为：单通道输入、软件启动、采用内部时钟源、时钟设置为20MHz、二进制输出方式。试确定控制寄存器CR0和CR1的配置。 解：单通道输入：CR0.D3=0，CR1.D7=0； 软件启动：CR0.D7=1； 内部时钟源：CR0.D5=0； 时钟设置20MHz：CR1.D6=1； 二进制输出：CR1.D3=0。 控制寄存器0： CR0=001000000B=0080H； 控制寄存器1： CR1=010100000B=0140H。 2019年1月17日 DSP原理及应用

TLV1578提供了通用高速并行接口，可与高性能DSP和通用微处理器兼容。兼容接口包括D9~D0、INT/EOC、WR以及RD等。 19.1.17 第8章 TMS320C54x的硬件设计 1. TLV1578模数转换器与DSP芯片的接口 (2) TLV1578与TMS320VC5402芯片的接口 TLV1578提供了通用高速并行接口，可与高性能DSP和通用微处理器兼容。兼容接口包括D9~D0、INT/EOC、WR以及RD等。 ① 接口连接 设TLV1578采用内部时钟源，软件启动方式。占用一个I/O口地址，其地址为7FFFH。 TMS320VC5402 A15 IS R/W XF D9~D0 INT0 ≥1 TLV1578 CS H0~CH7 WR REFP RD REFM INT CSTART VREFP 8路模拟输入 2019年1月17日 DSP原理及应用

(2) TLV1578与TMS320VC5402芯片的接口 ② 操作过程  对TLV1578进行初始化设置。 19.1.17 第8章 TMS320C54x的硬件设计 (2) TLV1578与TMS320VC5402芯片的接口 ② 操作过程  对TLV1578进行初始化设置。 DSP选通TLV1578，通过数据总线向内部控制寄存器CR0和CR1写入控制字。  DSP等待中断。 当TLV1578完成转换后，发出中断请求。  DSP响应中断。 当INT产生下降沿时，DSP响应中断。  DSP读入转换数据。 执行中断程序，完成转换数据的读入，同时使RD=0，发出读入完成信号，通知TLV1578开始下一次采样过程。 2019年1月17日 DSP原理及应用

8. 5. 1 ’C54x与A/D转换器的接口 2. TLV2544模数转换器与DSP芯片的接口 (1) TLV2544模数转换器 19.1.17 第8章 TMS320C54x的硬件设计 8. 5. 1 ’C54x与A/D转换器的接口 2. TLV2544模数转换器与DSP芯片的接口 (1) TLV2544模数转换器 TLV2544是TI公司生产的一种高性能、低功耗、高速、12位四通道串行CMOS模数转换器，采用单电源工作，电压范围：2.7V~5.5V。 该器件为用户提供了三个输入端和一个三态输出端的串行端口，为微处理器SPI串行端口提供了方便的4线接口。 当与DSP芯片连接时，可用一个帧同步信号FS来控制一个串行数据帧的开始。 2019年1月17日 DSP原理及应用

(1) TLV2544模数转换器 ① TLV2544的内部结构 第8章 TMS320C54x的硬件设计 控制逻辑 2019年1月17日 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV2544模数转换器 ① TLV2544的内部结构 低功耗12位 SAP ADC FIFO 12bit×8 控制逻辑 时钟 转换 内部时钟 OSC SCLK CS FS PWDN CSTART GND VCC REFR REFM EOC/INT MUX A4 A3 A2 A1 采样/保持 S/H 4/2V基准 CMR 指令代码 CFR SDI SDO 2019年1月17日 DSP原理及应用

A1~A4：模拟信号输入端。这些模拟输入可在内部被多路复用； 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV2544模数转换器 ② TLV2544的引脚功能 TLV2544器件共有16根引脚，其功能： A1~A4：模拟信号输入端。这些模拟输入可在内部被多路复用； CS：片选端，低电平有效； CSTART：采样和转换启动输入端。用来控制模拟输入的采样和启动转换，下降沿时开始采样，上升沿时启动转换； INT/EOC：中断/转换结束； 2019年1月17日 DSP原理及应用

FS：DSP帧同步输入，用来表示串行数据帧开始输入或输出； GND：地。用于内部电路； 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV2544模数转换器 ② TLV2544的引脚功能 FS：DSP帧同步输入，用来表示串行数据帧开始输入或输出； GND：地。用于内部电路； PWND：此引脚为逻辑0时，模拟及基准电路被断电，此引脚被拉回到逻辑1后，器件可被有效的CS或CSTART重新启动； SCLK：串行时钟输入； SDI：串行数据输入； 2019年1月17日 DSP原理及应用

SDO：模/数转换结果的三态串行输出端； REFM：外部基准输入或内部基准去耦； REFP：外部基准输入或内部基准去耦； 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV2544模数转换器 ② TLV2544的引脚功能 SDO：模/数转换结果的三态串行输出端； REFM：外部基准输入或内部基准去耦； REFP：外部基准输入或内部基准去耦； Vcc：正电源电压。 2019年1月17日 DSP原理及应用

’C5402提供高速、双向、多通道带缓冲串行端口McBSP,可用来与串行A/D转换器直接连接。每个BSP口可工作在SPI方式和I/O方式。 19.1.17 第8章 TMS320C54x的硬件设计 2. TLV2544模数转换器与DSP芯片的接口 (2) TLV2544与TMS320VC5402芯片的接口 ’C5402提供高速、双向、多通道带缓冲串行端口McBSP,可用来与串行A/D转换器直接连接。每个BSP口可工作在SPI方式和I/O方式。 在SPI方式下，BSP口可方便地与满足SPITM协议的串行设备相连。 与TLV2544接口时，’C5402作为SPI主设备向TLV2544提供串行时钟、命令和片选信号，实现无缝连接，不需要附加逻辑电路。 2019年1月17日 DSP原理及应用

(2) TLV2544与TMS320VC5402芯片的接口 第8章 TMS320C54x的硬件设计 TMS320VC5402 19.1.17 第8章 TMS320C54x的硬件设计 (2) TLV2544与TMS320VC5402芯片的接口 TMS320VC5402 XF BDX0 BDR0 BCLKR0 BCLKX0 BIO BFSX0 BFSR0 TLV2544 Vcc CS CSTART SDI RWDN SDO AIN REFM SCLK INT FS REFP 4路模拟输入 C1 0.1F C2 10F Vcc 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 (2) TLV2544与TMS320VC5402芯片的接口 A/D转换电路的工作是由DSP的多通道缓冲串口BSP0来控制，BSP0通过串行输出口BDX0发送控制字到TLV2544的SDI口，来决定其工作方式。 TLV2544按DSP发出的控制字进行转换，当转换结果产生后，发出INT信号通知DSP接收。DSP接收到INT信号后,经BDR0口读入已转换好的串行数据。 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8. 5. 2 ’C54x与D/A转换器的接口 1. D/A转换器 TI公司为本公司生产的DSP芯片提供了多种配套的数模转换器，根据数字信号的传送形式不同，可分为并行和串行转换器。 典型的器件： TLV5619（并行） TLV5616（串行） 2019年1月17日 DSP原理及应用

8. 5. 2 ’C54x与D/A转换器的接口 1. D/A转换器 (1) TLV5619转换器 19.1.17 第8章 TMS320C54x的硬件设计 8. 5. 2 ’C54x与D/A转换器的接口 1. D/A转换器 (1) TLV5619转换器 TLV5619是12位并行电压输出型D/A转换器，可与DSP芯片并行接口，主要包括： 12位输入寄存器 12位DAC锁存器 12位电阻网络D/A转换器 选择和控制逻辑 基准输入缓冲放大器 输出缓冲放大器 2019年1月17日 DSP原理及应用

(1) TLV5619转换器 ① TLV5619的内部结构 第8章 TMS320C54x的硬件设计 12 OUT 12位 D A C 锁存器 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV5619转换器 ① TLV5619的内部结构 12 OUT 12位 D A C 锁存器 REFIN 位 输 入 寄 存 器 选择与 控制逻辑 D0 D1 D2 D3 D4 D5 D6 D7 电阻 网络 D/A 转换 D9 D10 D11 D8 CS WE PD LDAC ×2 + - 2019年1月17日 DSP原理及应用

VDD：正电源。可采用5V或3V供电，5V供电时,功耗为8mW，在3V供电时，功耗为4.3mW； 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV5619转换器 ② TLV5619的引脚功能 ● 电源类引脚 TLV5619器件共有20根引脚，其功能： VDD：正电源。可采用5V或3V供电，5V供电时,功耗为8mW，在3V供电时，功耗为4.3mW； REFIN：参考电压输入端，接基准电压Vref，在电源为5V供电时，Vref =2.048V，在电源为3V供电时，Vref =1.024V； GND：地。 2019年1月17日 DSP原理及应用

LDAC：装载引脚,低电平有效。该引脚有效时, 12位输入寄存器中的数据装入12位DAC锁存，并通过D/A转换器转换输出； 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV5619转换器 ② TLV5619的引脚功能 ● 控制类引脚 CS：片选引脚，低电平有效； WR：写允许引脚，低电平有效； LDAC：装载引脚,低电平有效。该引脚有效时, 12位输入寄存器中的数据装入12位DAC锁存，并通过D/A转换器转换输出； PD：低功耗模式控制引脚，低电平有效。 2019年1月17日 DSP原理及应用

(1) TLV5619转换器 ② TLV5619的引脚功能 ● 输入数据引脚 D11~D0：并行数据输入。 ● 输出引脚 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV5619转换器 ② TLV5619的引脚功能 ● 输入数据引脚 D11~D0：并行数据输入。 ● 输出引脚 OUT：模拟电压输出。 2019年1月17日 DSP原理及应用

TLV5619的输出缓冲器采用2倍增益、具有A类输出的放大器，可以提高器件的稳定性和减少建立时间。其输出电压： 19.1.17 第8章 TMS320C54x的硬件设计 (1) TLV5619转换器 ③ 输出电压 TLV5619的输出缓冲器采用2倍增益、具有A类输出的放大器，可以提高器件的稳定性和减少建立时间。其输出电压： VREF为基准电压； CODE为数字输入值，其范围从0x000至0xFFF。 2019年1月17日 DSP原理及应用

TLV5616是一个串行12位电压输出数模转换器,带有灵活的4线串行接口，可以无缝连接TMS320、SPI、QSPI等串行口。 19.1.17 第8章 TMS320C54x的硬件设计 1. D/A转换器 (2) TLV5616转换器 TLV5616是一个串行12位电压输出数模转换器,带有灵活的4线串行接口，可以无缝连接TMS320、SPI、QSPI等串行口。 输出缓冲是2倍增益轨到轨输出放大器，采用AB类输出以提高稳定性和减少建立时间。 TLV5616是基于电阻网络结构的12位单电源D/A转换器，器件由串行接口、数据锁存器、速度/掉电逻辑、基准输入缓冲器、电阻网络和轨到轨输出缓冲器等组成。 2019年1月17日 DSP原理及应用

(2) TLV5616转换器 ① TLV5616的内部结构 第8章 TMS320C54x的硬件设计 OUT 串行输入 寄存器 REFIN 19.1.17 第8章 TMS320C54x的硬件设计 (2) TLV5616转换器 ① TLV5616的内部结构 OUT 串行输入 寄存器 REFIN 16周期 定时器 12位 电阻 网络 D/A 转换 ×2 12 SCLK CS FS + - 数据 锁存 速度/掉电 逻辑 14 DIN 2 2019年1月17日 DSP原理及应用

TLV5616采用CMOS工艺，设计成2.7V~5.5V单电源工作。器件为8引脚SOIC封装。 19.1.17 第8章 TMS320C54x的硬件设计 (2) TLV5616转换器 ② TLV5616的引脚功能 TLV5616采用CMOS工艺，设计成2.7V~5.5V单电源工作。器件为8引脚SOIC封装。 TLV5616的引脚功能表 引脚名称 引脚编号 I/O 功能说明 AGND 5 模拟地 CS 3 I 片选信号，低电平有效。用于使能和禁止数据输入 DIN 1 串行数据输入端 FS 4 帧同步信号。用于4线串行接口 OUT 7 O DAC模拟输出 REFIN 6 基准模拟电压输入 SCLK 2 串行时钟输入 VDD 8 正电源 2019年1月17日 DSP原理及应用

2）在FS的下降沿启动数据的移位。串行数据在SCLK的作用下,一位接一位移入串行输入寄存器; 19.1.17 第8章 TMS320C54x的硬件设计 (2) TLV5616转换器 ③ 工作原理 工作过程： 1）CS = 0，使能TLV5616； 2）在FS的下降沿启动数据的移位。串行数据在SCLK的作用下,一位接一位移入串行输入寄存器; 3）当16位数据传送完或FS变为高电平时，串行输入寄存器中的数据被移到数据锁存器，对新数据进行转换并更新输出电压，完成数模转换。 2019年1月17日 DSP原理及应用

TLV5616的数据为16位，由控制位和DAC数据两部分组成，其格式如下： 19.1.17 第8章 TMS320C54x的硬件设计 (2) TLV5616转换器 ④ 数据格式 TLV5616的数据为16位，由控制位和DAC数据两部分组成，其格式如下： D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X SPD PWR DAC数据 控制位(D15~D12)经串行输入至输入寄存器后，送入速度/掉电逻辑，用来确定器件的工作速度和功耗。 D15和D12：保留位； D14(SPD)：速度控制位,SPD=0为慢速方式,SPD=1为快速方式。 D13(PWR)：功率控制位,SPD=0为正常方式,PWR=1为掉电方式。 DAC数据共计12位，即由DAC转换的12位数字量。 在掉电方式时，器件中的所有放大器都被禁止。 2019年1月17日 DSP原理及应用

8. 5. 2 ’C54x与D/A转换器的接口 2. D/A转换器与DSP的接口 (1) TLV5619与’C5402芯片的接口连接 19.1.17 第8章 TMS320C54x的硬件设计 8. 5. 2 ’C54x与D/A转换器的接口 2. D/A转换器与DSP的接口 (1) TLV5619与’C5402芯片的接口连接 采用双缓冲方式时，输入数据在WE的上升沿被寄存于输入寄存器，LDAC的低电平被锁存至DAC锁存器，并刷新DAC转换器，更新输出。 TLV5619是基于并行输入的12位单电源D/A转换器。器件在CS的低电平时被选中，可实现12位数据的双缓冲和单缓冲两种方式。 采用单缓冲方式时，LDAC始终保持低电平，使DAC锁存器处于直通方式，WE的上升沿锁存数据，并刷新DAC转换器，更新输出结果。 2019年1月17日 DSP原理及应用

2. D/A转换器与DSP的接口 (1) TLV5619与’C5402芯片的接口连接 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 2. D/A转换器与DSP的接口 (1) TLV5619与’C5402芯片的接口连接 DAC采用单缓冲方式, 地址为0x0084H TMS320VC5402 A0 A1 A2 . A7 IS R/W D11~D0 A B C G1 Y4 G2 G3 TLV5619 CS WE OUT REFM PD LDAC VDD 74AC138 UOUT 2019年1月17日 DSP原理及应用

TLV5616与TMS320系列的DSP兼容。如果DSP的串行口仅与一片TLV5616进行无缝串行连接，有两种基本连接形式。 19.1.17 第8章 TMS320C54x的硬件设计 2. D/A转换器与DSP的接口 (2) TLV5616与’C5402芯片的接口连接 TLV5616与TMS320系列的DSP兼容。如果DSP的串行口仅与一片TLV5616进行无缝串行连接，有两种基本连接形式。 ● 三线连接 ● 四线连接 将TLV5616的CS线直接接地，用FS、DIN、SCLK三根线与DSP串行口连接。 将TLV5616的FS、DIN、SCLK和CS四根线与DSP串行口连接。 2019年1月17日 DSP原理及应用

2. D/A转换器与DSP的接口 (2) TLV5616与’C5402芯片的接口连接 三线连接： 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 2. D/A转换器与DSP的接口 (2) TLV5616与’C5402芯片的接口连接 三线连接： TMS320VC5402 BFSX0 BDX0 BCLKX0 TLV5616 FS VDD DIN REFIN SCLK OUT CS AGND VDD UOUT 2019年1月17日 DSP原理及应用

2. D/A转换器与DSP的接口 (2) TLV5616与’C5402芯片的接口连接 四线连接： 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 2. D/A转换器与DSP的接口 (2) TLV5616与’C5402芯片的接口连接 四线连接： TMS320VC5402 BFSX1 BDX1 BCLKX1 XF TLV5616 FS VDD DIN REFIN SCLK OUT CS AGND VDD UOUT 2019年1月17日 DSP原理及应用

8.6 DSP系统的硬件设计实例 8.6.1 基于G.729A标准的DSP实时系统的设计 19.1.17 第8章 TMS320C54x的硬件设计 8.6 DSP系统的硬件设计实例 8.6.1 基于G.729A标准的DSP实时系统的设计 本节将结合前几节所讨论的内容，介绍DSP系统的硬件设计案例，重点介绍系统硬件设计的一般流程，以帮助读者初步掌握一个完整的DSP系统工程设计的方法。 1. G.729A语音压缩标准 G.729是国际电信联盟ITU制定的一种高质量的语音压缩标准，工作速率为8kbit/s，目前已在许多通信系统中得到了应用。 该标准是采用“共轭结构-代数码激励线性预测(CS-ACELP)”算法，于1995年10月通过，主要应用于IP电话、移动通信、多媒体网络通信和数字卫星通信系统等领域。 2019年1月17日 DSP原理及应用

8.6.1 基于G.729A标准的DSP实时系统的设计 2.系统的组成 19.1.17 第8章 TMS320C54x的硬件设计 8.6.1 基于G.729A标准的DSP实时系统的设计 2.系统的组成 本系统由TMS320VC5402芯片、模数转换电路、FLASH存储器和双口RAM组成。 TMS320 VC5402 Flash 双口 RAM A/D D/A 模拟输入 模拟输出 2019年1月17日 DSP原理及应用

8.6.1 基于G.729A标准的DSP实时系统的设计 2.系统的组成 19.1.17 第8章 TMS320C54x的硬件设计 8.6.1 基于G.729A标准的DSP实时系统的设计 2.系统的组成 ’C5402——作为整个系统的核心，主要用来完成语音压缩和解压缩在内的所有软件功能； A/D和D/A转换器——完成语音信号的模数和数模转换； FLASH存储器——用于存放系统程序和已初始化的数据； 双口RAM——用来与外部交换语音压缩数据。 2019年1月17日 DSP原理及应用

2.系统的组成 系统的工作过程： 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 2.系统的组成 系统的工作过程： ① 系统加电DSP芯片后，由其内部存储器固化的自引导程序(Boot)将存于FLASH中的程序和数据移入内部RAM； ② 程序和数据移至内部RAM后，DSP芯片开始运行程序，执行语音编码算法。每隔10ms运行一次编解码算法，并与双口RAM交换一次数据； ③ DSP芯片将语音压缩后得到的数据写入双口RAM，由外部系统读出并送至信道； ④ 外部系统将对方的编码数据送至双口RAM，由DSP芯片从双口RAM中读出,进行数据处理，还原为合成语音。 2019年1月17日 DSP原理及应用

8.6.1 基于G.729A标准的DSP实时系统的设计 3.系统的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 8.6.1 基于G.729A标准的DSP实时系统的设计 3.系统的硬件设计 本系统由’C5402芯片、FLASH、双口RAM、时序发生电路、模数转换电路和电平缓冲接口芯片等组成。 (1)电源设计 本系统需要三种电源,电压为5V、3.3V和1.8V。 双口RAM、模数转换电路和时序发生电路均采用5V电源供电，由系统外部提供； FLASH和电平缓冲接口芯片需3.3V供电； DSP的双电源可采用TPS73HD318实现，该芯片的输出电压分别为3.3V和1.8V，每路电源的最大输出电流为750mA。 2019年1月17日 DSP原理及应用

3.系统的硬件设计 (1)电源设计 第8章 TMS320C54x的硬件设计 由TPS73HD318芯片组成的双电源电路。 PG 19.1.17 第8章 TMS320C54x的硬件设计 3.系统的硬件设计 (1)电源设计 由TPS73HD318芯片组成的双电源电路。 NC 1RESET NC NC 1GND NC 1EN FB/SENSE 1IN 1OUT NC 2RESET 2GND NC 2EN 2SENSE 2IN 2OUT C3 33F 3.3V 1 2 3 4 5 6 7 9 10 11 12 13 17 15 16 8 14 CVDD TMS320VC5402 DVDD GND & 18 19 20 21 22 23 24 25 26 27 28 1.8V D2 D3 C2 C1 1F C0 5V R1 100k R2 PG RESET to DSP TPS73HD318 DL5817 DL4148 D1 2019年1月17日 DSP原理及应用

3.系统的硬件设计 (2) DSP设计 DSP设计主要考虑以下几个方面：  复位电路  时钟电路  串行接口 19.1.17 第8章 TMS320C54x的硬件设计 3.系统的硬件设计 (2) DSP设计 DSP设计主要考虑以下几个方面：  复位电路  时钟电路  串行接口  外部存储器地址及数据分配  引导程序 2019年1月17日 DSP原理及应用

(2) DSP设计 ① 复位电路 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 (2) DSP设计 ① 复位电路 采用MAX706R芯片组成自动复位电路，既能实现上电复位，又能监视系统运行。 MAX706R MR WDO VCC RES GND WDI PFI PFO 1 2 3 4 5 6 7 8 RS VCC 至DSP的复位端 CLK来自DSP的输出端 R1 R2 手动 复位 2019年1月17日 DSP原理及应用

’C5402提供了2个高速、双向、多通道带缓冲功能的串行口McBSP。本系统采用标准串行口工作方式。 19.1.17 第8章 TMS320C54x的硬件设计 (2) DSP设计 ② 时钟电路 采用外部时钟源,设置CLKMD1=1,CLKMD2=0, CLKMD3=1。芯片上电后，使CLKMD寄存器的复位值为F000H，DSP芯片的时钟为外部晶振频率的1/4。 ③ 串行接口 ’C5402提供了2个高速、双向、多通道带缓冲功能的串行口McBSP。本系统采用标准串行口工作方式。 2019年1月17日 DSP原理及应用

系统使用的外部存储器为FLASH和双口RAM。 FLASH既可以映射在程序存储空间，也可以映射在数据存储空间； 19.1.17 第8章 TMS320C54x的硬件设计 (2) DSP设计 ④ 外部存储器地址及数据分配 系统使用的外部存储器为FLASH和双口RAM。 FLASH既可以映射在程序存储空间，也可以映射在数据存储空间； 双口RAM仅映射在数据存储空间。 为了防止两个存储器的数据冲突，FLASH采用外部数据的低8位(D7~D0)，双口RAM使用外部数据的高8位(D15~D8)。 2019年1月17日 DSP原理及应用

FLASH的数据空间地址：0000H~FFFFH 程序空间地址：0000H~FFFFH 010000H~01FFFFH 19.1.17 第8章 TMS320C54x的硬件设计 (2) DSP设计 ⑤ 引导程序 本系统采用外部并行8位Boot方式。 FLASH的数据空间地址：0000H~FFFFH 程序空间地址：0000H~FFFFH 010000H~01FFFFH 020000H~02FFFFH 030000H~03FFFFH 双口RAM的数据空间地址：8000H~FFFFH 2019年1月17日 DSP原理及应用

3.系统的硬件设计 (3) FLASH接口设计 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 3.系统的硬件设计 (3) FLASH接口设计 FLASH选用一片AT29LV020，构成256K×8的存储空间，主要用来存储程序及初始化数据。 设计时主要考虑以下几个方面： ① DSP的引导程序采用外部8位Boot方式； ② 通过DSP的仿真系统，能将程序和数据写入FLASH中； ③ 系统运行时，能从FLASH中读出程序装入到内部RAM中； ④ 接口尽可能简单； ⑤ 注意存储器地址及数据的分配，避免数据冲突。 2019年1月17日 DSP原理及应用

3.系统的硬件设计 (3) FLASH接口设计 第8章 TMS320C54x的硬件设计 基于以上几个方面，FLASH与DSP的接口如图所示。 19.1.17 第8章 TMS320C54x的硬件设计 3.系统的硬件设计 (3) FLASH接口设计 基于以上几个方面，FLASH与DSP的接口如图所示。 A17~A0 CE AT29LV020 OE D7~D0 WE 1 R/W MSTRB A17~A0 D7~D0 2019年1月17日 DSP原理及应用

3.系统的硬件设计 (4)双口RAM的设计 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 3.系统的硬件设计 (4)双口RAM的设计 双口RAM选用CY7C135-55，构成4K×8的存储空间。 用于与外部交换数据。它映射在DSP的外部数据区，其地址为8000H~FFFFH。 A10~A0 CE CY7C135-55 A11 OE D7~D0 WE R/W MSTRB A10~A0 D15~D8 DS A15 2019年1月17日 DSP原理及应用

8.6.1 基于G.729A标准的DSP实时系统的设计 3.系统的调试 19.1.17 第8章 TMS320C54x的硬件设计 8.6.1 基于G.729A标准的DSP实时系统的设计 3.系统的调试 整个系统的调试包括硬件调试、软件调试和总体调试三个部分，这三部分调试都可以借助’C5402的仿真器完成。 (1)硬件调试 调试步骤： ① 测试电源电压 ② 测试DSP芯片的输出频率 ③ 对硬件系统进行系统仿真 ④ 对DSP外围硬件调试 ⑤ 模数接口的调试 2019年1月17日 DSP原理及应用

软件调试时，可以通过比较C程序的模拟结果与汇编程序的结果来实现。通常，两种结果应完全一致。 19.1.17 第8章 TMS320C54x的硬件设计 3.系统的调试 (2)软件调试 DSP系统的软件调试主要是在仿真器上进行。为了提高程序的效率，编写系统软件可采用三种不同的方法，即用汇编语言编写、C语言编写以及C与汇编的混合语言编写。 软件调试时，可以通过比较C程序的模拟结果与汇编程序的结果来实现。通常，两种结果应完全一致。 2019年1月17日 DSP原理及应用

总体调试主要包括系统的初始化、软硬件的联合调试等。 19.1.17 第8章 TMS320C54x的硬件设计 3.系统的调试 (3)总体调试 总体调试主要包括系统的初始化、软硬件的联合调试等。 本系统的初始化主要有以下几项工作： ① 中断矢量的重定位 ② 工作时钟设置 ③ 等待状态数的设置 ④ 中断设置 ⑤ 其他设置 2019年1月17日 DSP原理及应用

8.6 DSP系统的硬件设计实例 8.6.2 语音基带处理模块的设计 19.1.17 第8章 TMS320C54x的硬件设计 8.6 DSP系统的硬件设计实例 8.6.2 语音基带处理模块的设计 语音基带处理模块用于实现数字语音的通信，主要完成语音数字化、数字语音信号和数据信号的处理和传输等功能。 1.设计方案的选择 本题目的设计是完成语音基带处理模块的设计。根据该模块的功能，设计方案应重点考虑语音数字化和编码、数据传输等功能的实现。 本方案的语音数字化和编码采用连续可变斜率增量编码调制CVSD。采用该方法,可以在保证相同音质的情况下,使M的码率从ADPCM的32kbps降到16kbps或8kbps。 该设计模块选用DSP设计方案。应从芯片运算速度、片上资源、功耗、开发工具以及价格、封装等方面考虑。 2019年1月17日 DSP原理及应用

8.6.2 语音基带处理模块的设计 1.设计方案的选择 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 8.6.2 语音基带处理模块的设计 1.设计方案的选择 该方案选择了TI公司的TMS320VC5409芯片，主要是基于以下几个原则：  运算速度：’C5409的指令速度可以达到100MIPS，完全可以实现该模块实时处理的要求；  片上硬件资源：’C5409片内ROM容量为16K×16位，片内双寻址RAM容量为32K×16位，可以减少片外存储器的容量。’C5409片内外设丰富，有软件等待状态发生器、主机接口HPI、时钟发生器、3个多通道缓冲串行口McBSP等,可以满足该模块数据传输的需求； 2019年1月17日 DSP原理及应用

8.6.2 语音基带处理模块的设计 1.设计方案的选择 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 8.6.2 语音基带处理模块的设计 1.设计方案的选择 该方案选择了TI公司的TMS320VC5409芯片，主要是基于以下几个原则：  接口能力：’C5409的McBSP串行口具有灵活的接口能力,既可实现全双工通信,直接与数字信号编解码器的工业标准接口,也可以通过串行口与ADC/DAC实现无缝连接；  开发工具：TI公司为用户提供了方便的开发系统，如集成开发环境CCS，它支持软件的仿真，用户可以在制作目标板之前，利用CCS开发系统进行算法仿真。 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8.6.2 语音基带处理模块的设计 2.基本原理 该设计方案采用CVSD语音编解码，送入语音基带处理模块的最高语音数据流为16kbps，经过DSP芯片的语音基带处理，送出64kbps数据至数字调制/解调电路。 DSP的语音基带处理包括信道编/译码、加入/提取信令、组/拆帧等。 (1)模块原理框图 TMS320VC5409 下级处理 BUFFER SRAM 键盘/显示 FLASH 存储器 逻辑控制单元 McBSP 通道1 通道2 扬声器 话筒 D15~D0 A15~A0 语音译码 语音编码 2019年1月17日 DSP原理及应用

DSP处理器：主要完成基带信号的处理，包括信号的信道编/译码、加入/提取信令、组/拆帧等操作 19.1.17 第8章 TMS320C54x的硬件设计 2.基本原理 (1)模块原理框图 DSP处理器：主要完成基带信号的处理，包括信号的信道编/译码、加入/提取信令、组/拆帧等操作 语音编码/解码器：对来自话筒的语音信号和来自DSP的数据进行CVSD编码和译码； 总线驱动器BUFFER：用来增强总线的驱动能力以及对总线起到隔离的作用； FLASH存储器：用来存放用户编写的系统程序； 2019年1月17日 DSP原理及应用

静态存储器SRAM：是为DSP芯片扩展的外部数据存储器。为了加快SRAM的读写速度，可直接与DSP的数据线和地址线连接； 19.1.17 第8章 TMS320C54x的硬件设计 2.基本原理 (1)模块原理框图 静态存储器SRAM：是为DSP芯片扩展的外部数据存储器。为了加快SRAM的读写速度，可直接与DSP的数据线和地址线连接； 逻辑控制单元：用来完成系统的译码和逻辑控制，可用CPLD或FPGA实现； 键盘/显示电路：用来实现人机对话。 2019年1月17日 DSP原理及应用

DSP芯片可以和下级处理模块进行数字语音通信，包括语音信号的发送和接收。 ① 语音信号的发送 19.1.17 第8章 TMS320C54x的硬件设计 2.基本原理 (2)数字语音通信过程 DSP芯片可以和下级处理模块进行数字语音通信，包括语音信号的发送和接收。 ① 语音信号的发送  来自话筒的音频信号经过语音编码器的CVSD编码，变换成16kbps串行语音数据流；  DSP芯片通过McBSP通道1，输入数据流进行信道编 码，加入信令和组帧信息，以增强纠错能力；  将数据流通过McBSP通道2,输出至下级模块进行后续处理。对输出数码流进行扩频、QPSK调制等处理；  通过射频电路发射，实现数字语音的发送。 2019年1月17日 DSP原理及应用

2.基本原理 (2)数字语音通信过程 ② 语音信号的接收 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 2.基本原理 (2)数字语音通信过程 ② 语音信号的接收  DSP芯片通过McBSP通道2输入下级处理模块的信号；  DSP对输入信号进行处理，完成信号的信道译码、提 取信令和拆帧；  处理后的信号经McBSP通道1输出至语音解码器；  语音解码器将数据进行CVSD译码,转换成音频信号；  音频信号送至扬声器还原语音,完成语音信号的接收。 2019年1月17日 DSP原理及应用

19.1.17 第8章 TMS320C54x的硬件设计 8.6.2 语音基带处理模块的设计 3.各单元模块的设计 语音基带处理模块由语音编码/译码电路、DSP芯片、总线驱动器(BUFFER)、FLASH存储器、静态存储器(SRAM)、逻辑控制单元和电源等组成。 (1) DSP基本系统设计 DSP芯片选用TMS320VC5409。 为了保证该芯片能正常稳定工作，需要对它的引脚进行配置。 所谓引脚的配置，是将相应的引脚按照正确的逻辑状态进行设置。 用4.7k电阻上拉到高电位，使引脚置为逻辑1；或将引脚直接接地，置为逻辑0。 2019年1月17日 DSP原理及应用

● 为了保证用户编写的程序能够从外部ROM引导到DSP片内存储器中，DSP芯片应设置为计算机方式，MP/MC引脚应下拉接地，置为逻辑0； 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (1) DSP基本系统设计 TMS320VC5409引脚配置主要有： ● 为了保证用户编写的程序能够从外部ROM引导到DSP片内存储器中，DSP芯片应设置为计算机方式，MP/MC引脚应下拉接地，置为逻辑0； ● 为了避免DSP在程序运行中出现不正确的跳转，应将引脚INT0~INT3、NMI和BIO上拉为1，置为逻辑1； 2019年1月17日 DSP原理及应用

● 为了防止DSP出现意外停止响应和额外插入等待周期,HOLD和READY引脚上拉为1，置为逻辑1； 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (1) DSP基本系统设计 TMS320VC5409引脚配置主要有： ● 为了防止DSP出现意外停止响应和额外插入等待周期,HOLD和READY引脚上拉为1，置为逻辑1； ● 时钟电路采用内部时钟源，时钟模式设置为1/2。时钟模式引脚CLKMD1、CLKMD2、CLKMD3上拉置逻辑1，而时钟引脚X1和X2/CLKIN外接晶体。 2019年1月17日 DSP原理及应用

3.各单元模块的设计 (1) DSP基本系统设计 TMS320VC5409的基本引脚连接如图。 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (1) DSP基本系统设计 TMS320VC5409的基本引脚连接如图。 TMS320VC5409 +3.3V +1.8V 2.2P DSP RS DVDD CVDD INT0 BIO INT1 HOLD INT2 READAY INT3 RS NMI X2/CLKIN CLKMD1 CLKMD2 X1 CLKMD3 MP/MC VSS 2019年1月17日 DSP原理及应用

TMS320VC5409芯片需要双电源供电，电压分别为+3.3V和+1.8V。 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (2)电源设计 TMS320VC5409芯片需要双电源供电，电压分别为+3.3V和+1.8V。 TI公司的电源芯片TPS73HD318能提供固定电压的双电源，其输出电压分别为3.3V和1.8V，每路电源的最大输出电流为750mA，并且带有宽度为200ms的低电平复位脉冲,可直接接到DSP芯片的复位端。 2019年1月17日 DSP原理及应用

3.各单元模块的设计 (3)语音编码/译码电路的设计 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (3)语音编码/译码电路的设计 语音编码/译码电路包括信号放大滤波器、语音编码器和语音译码器。主要是对输入的低功率语音信号进行放大滤波，输出具有一定功率能驱动负载的语音信号，然后再对语音信号进行编解码。 信号放大滤波电路选用LM356运算放大器，该放大器的输入性能要好于通常的运算放大器，可用于采样和同步电路、快速的ADC和DAC、宽带、低噪声等放大器。 2019年1月17日 DSP原理及应用

编解码芯片采用MOTOROLA公司生产的MC3418。这种芯片主要应用于低速传输数码率的数字电话通信设备和M程控数字交换机中。 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (3)语音编码/译码电路的设计 编解码芯片采用MOTOROLA公司生产的MC3418。这种芯片主要应用于低速传输数码率的数字电话通信设备和M程控数字交换机中。 为实现全双工操作，该模块采用两片MC3418，分别组成语音编码器和语音译码器。 语音编码电路由MC3418芯片和LM356组成的信号放大滤波电路构成。 在语音译码电路中,根据语音接收放大滤波电路的特点,选用低功率音频放大器LM386,电压增益范围为20~200。 2019年1月17日 DSP原理及应用

3.各单元模块的设计 (3)语音编码/译码电路的设计 语音编码电路结构如图。 第8章 TMS320C54x的硬件设计 MC3418 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (3)语音编码/译码电路的设计 语音编码电路结构如图。 1K 2K 1.8K 600 1.5K 510 10K 1.3K 2.4M 18K 3.3K 0.33 0.1 47F 0.022 +12V -12V + - LM356 MC3418 Vcc CLK 数字输出 语音输入 ANI VCC ANF CLK DTH DOUT DIN 　 COIN V+/2 E/D ANO SYL Vref GC FIL GND 2019年1月17日 DSP原理及应用

3.各单元模块的设计 (3)语音编码/译码电路的设计 语音译码电路结构如图。 第8章 TMS320C54x的硬件设计 MC3418 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (3)语音编码/译码电路的设计 语音译码电路结构如图。 600 1.5K 510 10K 1.3K 2.4M 18K 3.3K 0.33 0.1 47F 0.05 MC3418 Vcc CLK 33 +5V - + LM386 语音输出 数字输入 10 100F DIN VCC ANF CLK DTH DOUT ANI 　 COIN V+/2 E/D ANO SYL Vref GC FIL GND 2019年1月17日 DSP原理及应用

总线驱动器用于提高总线的驱动能力，以便扩展足够的外设。 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (4)总线驱动器BUFFER的设计 总线驱动器用于提高总线的驱动能力，以便扩展足够的外设。 本模块采用16位总线驱动器SN74LVTH16245，可与TMS320VC5409的地址、数据总线匹配，工作电压为3.3V，可以承受0~7V输入电压，能与3.3V的TMS320VC5409和5V的TTL设备兼容。 2019年1月17日 DSP原理及应用

系统上电时，在引导程序的控制下，FLASH存储器中的数据自动加载到高速DSP的片内RAM中，并自动运行。 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (5) FLASH存储器的设计 TMS320VC5409为ROM型DSP芯片，用户的运行程序和数据在掉电后不能保留，因此,DSP芯片需要扩展FLASH存储器，来保存系统运行的程序和数据。 系统上电时，在引导程序的控制下，FLASH存储器中的数据自动加载到高速DSP的片内RAM中，并自动运行。 该模块采用Atmel公司产品AT29LV020，构成256K×8位的存储空间。 2019年1月17日 DSP原理及应用

3.各单元模块的设计 (5) FLASH存储器的设计 FLASH存储器的扩展电路如图所示。 第8章 TMS320C54x的硬件设计 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (5) FLASH存储器的设计 FLASH存储器的扩展电路如图所示。 A17~A0 CE AT29LV020 OE D7~D0 WE 1 R/W MSTRB A17~A0 D7~D0 2019年1月17日 DSP原理及应用

具体采用何种型号可根据系统逻辑电路的规模、所需要的引脚数目、芯片的速度、片上资源等来确定。 19.1.17 第8章 TMS320C54x的硬件设计 3.各单元模块的设计 (6)逻辑控制单元 在基带处理模块中，需要大量的逻辑电路。为了简化电路设计，提高系统的可靠性，缩短产品的研发周期，可以采用CPLD或FPGA器件来实现系统逻辑电路的设计。 具体采用何种型号可根据系统逻辑电路的规模、所需要的引脚数目、芯片的速度、片上资源等来确定。 2019年1月17日 DSP原理及应用