半导体 集成电路 学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期 2019/2/16

主要内容 简易TTL逻辑门 2.四管单元TTL逻辑门 3.五管单元TTL逻辑门 2019/2/16

VBC VBE IE=IB+IC IC=IB+IE E B npn C C C B B E E 饱和区 反向工作区 截止区 正向工作区 (正偏) (反偏) C B E npn 正向工作区 IB IC IE IE=IB+IC 反向工作区 IB IC IE IC=IB+IE 饱和工作区 C B E VCES 截止区 C B E 2019/2/16

简易TTL与非门 与非门 两管单元TTL与非门 R1 R2 VCC VO B1 B2 T1 T2 A B C O 1 A B C 1 两管单元TTL与非门 2019/2/16

简易TTL与非门 两管单元TTL与非门工作原理 几个假设： 1.发射极正向压降，当晶体管正向工作时，取VbeF=0.7V，而当晶体管饱和时， R1 R2 VCC B1 A B C 4K 4K A B C R1 R2 VCC VO B1 B2 T1 T2 4K 4K 几个假设： 1.发射极正向压降，当晶体管正向工作时，取VbeF=0.7V，而当晶体管饱和时， 取VbeS=0.7V. 2.集电结正向饱和压降，取VbcF=0.6~0.7V。 3.晶体管饱和压降，当T1管深饱和时，因Ic几乎为零，取VceS＝0.1V，其余管子取 VceS＝0.3V 2019/2/16 简易TTL与非门

简易TTL与非门 IOH T2管的集电结反偏，Ic1很小， 满足βIB1> Ic1，T1管深饱和， T2管截止, 1. 输入信号中至少有一个为低电平的情况 VCC VOL=0.3V VB1 =VBE1+VOL =0.3V+0.7V =1V IOH R1 4K R2 4K 1V B1 VB1被嵌位在1V A B2 B IC1 0.4V C IB1=(VCC-1V)/R1 =5V-1V/4K=1mA VOL=0.3V T2管的集电结反偏，Ic1很小， 满足βIB1> Ic1，T1管深饱和， VOCS1=0.1V，VB2=0.4V T2管截止, VOH=VCC-IOHR2 输出高电平时电路供给负载门的电流 2019/2/16 简易TTL与非门

简易TTL与非门 ∴ VOL=0.3V 2. 输入信号全为高电平 VOH=5V VB1 =VBC1+VBE2 =0.7V+0.7V VCC VOH=5V VB1 =VBC1+VBE2 =0.7V+0.7V =1.4V R1 4K R2 4K 1.4V B1 VB1被嵌位在1.4V A B2 VOH=5V B IC1 C T1管的发射结反偏,集电结正偏,工作在反向有源区,集电极电流是流出的,T2管的基极电流为: IB2=-IC1=IB1+bIB1≈IB1（b<0.01) T2管饱和，T2管的饱和电压VCES=0.3V IB1=(VCC-VB1)/R1 =5V-1.4V/4K=0.9mA ∴ IB2≈0.9mA ∴ VOL=0.3V 简易TTL与非门 2019/2/16

T1管工作在反向放大区 假设:ßF=20, ßR=0.02 假设T2管工作在正向放大区 不成立 A B C R1 R2 VCC VO B1 B2 T1 T2 4K 4K 假设:ßF=20, ßR=0.02 IB1=(VCC-VB1)/R1 =5V-1.4V/4K=0.9mA 0.7V -IE1=ßRIB1=0.02*0.9=0.018mA -IC1=(ßR+1)IB1=0.918=IB2 假设T2管工作在正向放大区 在R2上产生的压降为18mA*4K=72V 不成立 2019/2/16

两管单元TTL与非门的静态特性 电压传输特性 截止区 过渡区 导通区 VIL VIH Q1,Q2 Q1 VOH VO(V) Q2 VOL Vi(V) VIH:仍能维持输出为逻辑”0”的最小输入电压 VIH 2019/2/16

噪声抑制与噪声容限 最大允许 电压 最小允许 电压 VOH VOL VIL VOH VIH VOL 噪声 噪声 2019/2/16

噪声抑制与噪声容限 高噪声容限 低噪声容限 VNML=VIL-VOL VNMH=VOH-VIH "1" VNMH VOH VIH 不定区 "0" Gate Input Gate Output VNML=VIL-VOL VNMH=VOH-VIH 2019/2/16

噪声抑制与噪声容限 高噪声容限 低噪声容限 Vin Vout VDD 有效高电平输出 高电平 VOH 输入高电平 噪声 有效范围 NMH=VOH-VIH 高噪声容限 VIH 过渡区 VIL NMH=VOH-VIH 低噪声容限 输入低电平 有效范围 噪声 VOL 有效低电平输出 低电平 噪声幅值＋VOL<VIL 噪声幅值< VIL-VOL 噪声幅值＋VIH<VOH 噪声幅值< VOH-VIH 2019/2/16

2.抗干扰能力 VIL VIL VIL VIH VIH VIH VOH VOH VOH VO(V) VO(V) VO(V) VOL VOL Vi(V) Vi(V) Vi(V) 2019/2/16

VNMH VNMH=VOH-VIH VNML=VIL-VOL VNML VOH VL VO(V) VOL VIL VIH Vi(V) 2019/2/16

两管单元非门的噪声容限 VA: 00.6V; 0.6V >0.6V; VNMH=VOH-VIH VNML=VIL-VOL R1 R2 VCC VO B1 B2 T1 T2 VA: 00.6V; >0.6V; 0.6V VNMH=VOH-VIH VNML=VIL-VOL VNML=0.6V-0.3V=0.3V 2019/2/16

简易TTL与非门 2. 负载能力 IOH T2管截止, VOH=VCC-IOHR2 输出高电平时电路供给负载门的电流 B1 A B C 1V VOL=0.3V VB1 =VBE1+VOL =0.3V+0.7V =1V VB1被嵌位在1V IB1=(VCC-1V)/R1 =5V-1V/4K=1mA 4K IC1 B2 T2管截止, VOH=VCC-IOHR2 输出高电平时电路供给负载门的电流 0.4V IOH 2019/2/16 简易TTL与非门

两管单元TTL与非门的静态特性-负载能力 能够驱动多少个 同类负载门正常工作 . NN 扇出 2019/2/16

IIL=(VCC-VBES)/R1=(5V-0.7V)/4K≈1.1mA VO T1 T2 4K VCC 1. 求低电平输出时的扇出 A B C R1 4K R2 4K IC IIL B1 解： 负载电流IC=NNIIL B2 T2 T1 。 IIL=(VCC-VBES)/R1=(5V-0.7V)/4K≈1.1mA N个 VCC VO T1 T2 4K IIL 解得：NN≈3 2019/2/16

2. 求高电平输出时的扇出 要求保证输出高电平≥3V 解： 负载电流IC=NNIIH 。 IIH=-IE=0.018mA N个 VCC VO T1 T2 4K VCC 2. 求高电平输出时的扇出 A B C R1 4K R2 4K 要求保证输出高电平≥3V IC IIH B1 解： 负载电流IC=NNIIH B2 T2 T1 。 IIH=-IE=0.018mA N个 VOH=VCC-ICR2 ≥3V VCC VO T1 T2 4K ＝25 IIH NN=25 2019/2/16

3. 直流功耗 P=ICC*VCC 静态功耗：电路导通和截止时的功耗 1.空载导通电源电流 ICCL : 2.空载截止电源电流 ICCH : 两管单元TTL与非门的静态特性 A B C R1 R2 VCC VO B1 B2 T1 T2 3. 直流功耗 P=ICC*VCC 4K 4K 静态功耗：电路导通和截止时的功耗 1.空载导通电源电流 ICCL : 2.空载截止电源电流 ICCH : 3.电路 平均静态功耗： 2019/2/16

两管单元TTL与非门的瞬态特性 td=t1-t2 tf=t2-t1 ts=t4-t3 tr=t5-t6 t t t0 t1 t2 t3 t4 A B C R1 R2 VCC VO B1 B2 T1 T2 Vi t Vi t t0 t1 t2 t3 t4 t5 延迟时间 下降时间 存储时间 上升时间 td=t1-t2 tf=t2-t1 ts=t4-t3 tr=t5-t6 2019/2/16

 平均传输延迟时间tpd 导通延迟时间tPHL ：输入波形上升沿的50%幅值处到输出波形下降沿50% 幅值处所需要的时间， 输入信号VI 截止延迟时间tPLH：从输入波形下降沿50% 幅值处到输出波形上升沿50% 幅值处所需要的时间， 输出信号V0 通常tPLH＞tPHL，tpd越小，电路的开关速度越高。 平均传输延迟时间tpd： 2019/2/16 返回

简易TTL与非门的版图 VCC 接触孔 集电区 基区 发射区 电阻 电源线 2019/2/16 VSS

简易TTL与非门的缺点 1.输入抗干扰能力小 2.电路输出端负载能力弱 3.IB2太小，导通延迟改善小 四管单元与非门 R1 R2 VCC A B C R1 R2 VCC VO B1 B2 T1 T2 简易TTL与非门的缺点 1.输入抗干扰能力小 2.电路输出端负载能力弱 3.IB2太小，导通延迟改善小 四管单元与非门 2019/2/16

典型四管单元TTL与非门 T3 T5 R5 R1 R2 VCC VO B1 B2 T1 T2 R3 R1 R2 VCC VO B1 B2 A B C R1 R2 VCC VO B1 B2 T1 T2 T3 T5 R3 A B C R1 R2 VCC VO B1 B2 T1 T2 R5 2019/2/16

典型四管单元TTL与非门 T3 T5 电平移位作用 T2管使电路低电平噪声容限VNML提高了一个结压降，因此电路抗干扰能力增强。 A B C R1 R2 VCC VO B1 B2 T1 T2 VCC R3 180 R1 R2 T3 B1 A B C VO B2 T2 T1 T5 R4 电平移位作用 T2管使电路低电平噪声容限VNML提高了一个结压降，因此电路抗干扰能力增强。 T3、T5构成推挽输出（又称图腾柱输出），使电路负载能力增强。 T5基极驱动电流增大，电路导通延迟得到改善。 2019/2/16

两管单元TTL与非门 四管单元TTL与非门 T2管的引入提高了抗干扰能力 有源负载的引入提高了电路的负载能力 两管单元TTL与非门 四管单元TTL与非门 T2管的引入提高了抗干扰能力 A B C R1 R2 VCC VO B1 B2 T1 T2 A B C R1 R2 VCC VO B1 B2 T1 T2 T5 电路抗干扰能力小 电路输出端负载能力弱 IB2小，导通延迟较大 2019/2/16

VC2-VO=VCES2+VBES5-VCES5≈VBES5=0.8V A B C R1 R2 VCC VO B1 B2 T1 T2 T5 R5 电路导通时，T2、T5饱和 T3 VO=VOL 这时，T2管的集电极和输出之间的电位差为： VC2-VO=VCES2+VBES5-VCES5≈VBES5=0.8V T5和D不能同时导通 D起了电平移位的作用 2019/2/16

T3、T4管构成达林顿管，T4管不会进入饱和区 反向时T4管的基极有泄放电阻，使电路的平均 四管单元TTL与非门 五管单元TTL与非门 A B C R1 R2 VCC VO B1 B2 T1 T2 VCC R5 R5 R1 R2 T3 B1 T3 T4 A B2 T2 VO B T1 T5 T5 T3、T4管构成达林顿管，T4管不会进入饱和区 反向时T4管的基极有泄放电阻，使电路的平均 延迟时间下降 2019/2/16

5管单元TTL与非门电路 中间级是放大级，由T2、R2和R3组成，T2的集电极C2和发射极E2可以分提供两个相位相反的电压信号 输入级由多发射极晶体管T1和基极电组R1组成，它实现了输入变量A、B、C的与运算 输出级：由T3、T4、T5和R4、R5组成 其中T3、T4构成复合管，与T5组成推拉式输出结构。具有较强的负载能力 2019/2/16

TTL与非门工作原理 1V 5V 3 .6V 0 .3V 3 .6V 3 .6V  输入端至少有一个接低电平  输入端至少有一个接低电平 T1管:A端发射结导通，Vb1 = VA + Vbe1 = 1V， 其它发射结均因反偏而截止. 1V 5V 3 .6V 0 .3V 3 .6V Vb1 =1V,所以T2、T5截止, VC2≈Vcc=5V, 3 .6V T3：微饱和状态。 T4：放大状态。 电路输出高电平为：  5-0.7-0.7=3.6V 2019/2/16

TTL与非门工作原理 2.1V 0 .3V 3 .6V 3 .6V 3 .6V  输入端全为高电平  输入端全为高电平 T1:Vb1= Vbc1+Vbe2+Vbe5 = 0.7V×3 = 2.1V 发射结反偏而集电极正偏.处于反向放大状态 2.1V T2：饱和状态 0 .3V 3 .6V T3：Vc2=Vces2+Vbe5≈1V， 使T3导通， Ve3=Vc2-Vbe3=1-0.7≈0.3V， 使T4截止。 3 .6V 3 .6V T5：饱和状态， 因此输出为逻辑低电平VOL=0.3V 2019/2/16

TTL与非门工作原理 T1：反向放大状态 T2：饱和状态 T3：导通状态 T4：截止状态 T5：深饱和状态  输入端全为高电平，输出为低电平  输入至少有一个为低电平时，输出为高电平 由此可见电路的输出和输入之间满足与非逻辑关系 2019/2/16

TTL与非门工作速度 存在问题：TTL门电路工作速度相对于MOS较快，但由于当输出为低电平时T5工作在深度饱和状态，当输出由低转为高电平，由于在基区和集电区有存储电荷不能马上消散，而影响工作速度。 改进型TTL与非门 可能工作在饱和状态下的晶体管T1、T2、T3、T5都用带有肖特基势垒二极管（SBD）的三极管代替，以限制其饱和深度，提高工作速度 2019/2/16

C B E B S P+ n+ n+ P+ p n-epi n+-BL P-Si 2019/2/16

由T6、R6和R3构成的有源泄放电路来代替T2射极电阻R3 改进型TTL与非门  增加有源泄放电路 1、提高工作速度 减少了电路的开启时间 缩短了电路关闭时间 2、提高抗干扰能力 T2、T5同时导通，因此电压传输特性曲线过渡区变窄，曲线变陡，输入低电平噪声容限VNL提高了0.7V左右 由T6、R6和R3构成的有源泄放电路来代替T2射极电阻R3 返回 2019/2/16

TTL“与非”门的静态特性及主要参数  电压传输特性 TTL“与非”门输入电压VI与输出电压VO之间的关系曲线，即 VO = f（VI）  电压传输特性 TTL“与非”门输入电压VI与输出电压VO之间的关系曲线，即 VO = f（VI） 线性区当0.6V≤VI≤1.3V，0.7V≤V b2＜1.4V时，T2导通，T5仍截止，VC2随Vb2升高而下降，经T3、T4两级射随器使VO下降 截止区当VI≤0.6V，Vb1≤1.3V时，T2、T5截止，输出高电平VOH = 3.6V 转折区 饱和区 2019/2/16 返回

保证输出为标准高电平VOH的最大输入低电平值 保证输出为标准低电平VOL的最小输入高电平值 TTL“与非”门的静态特性及主要参数  抗干扰能力（噪声容限） V IL： 保证输出为标准高电平VOH的最大输入低电平值 VIH： 保证输出为标准低电平VOL的最小输入高电平值 低电平噪声容限V NL： V NL= V IL - VOL 高电平噪声容限V NH： V NH= V IH - VOH VOH VOL VIL VIH 2019/2/16

1. 输入短路电流ISD（也叫输入低电平电流IIL） 前级驱动门导通时，IIL将灌入前级门，称为灌电流负载 假定输入电流II流入T1发射极时方向为正，反之为负 TTL“与非”门的静态特性及主要参数  输入特性 输入电流与输入电压之间的关系曲线，即II = f（VI） 1. 输入短路电流ISD（也叫输入低电平电流IIL） 前级驱动门导通时，IIL将灌入前级门，称为灌电流负载 当VIL = 0V时由输入端流出的电流 2. 输入漏电流IIH（输入高电平电流） 指一个输入端接高电平，其余输入端接低电平，经该输入端流入的电流。约10μA左右 返回 2019/2/16

2. 扇出系数NO是指在灌电流（输出低电平）状态下驱动同类门的个数。 TTL“与非”门的外特性及主要参数  扇入系数Ni和扇出系数NO 1. 扇入系数Ni是指合格的输入端的个数 2. 扇出系数NO是指在灌电流（输出低电平）状态下驱动同类门的个数。 其中IOLmax为最大允许灌电流，,IIL是一个负载门灌入本级的电流（≈1.4mA）。No越大，说明门的负载能力越强 返回 2019/2/16

TTL“与非”门的外特性及主要参数  平均传输延迟时间tpd 导通延迟时间tPH：L输入波形上升沿的50%幅值处到输出波形下降沿50% 幅值处所需要的时间， 输入信号VI 截止延迟时间tPLH：从输入波形下降沿50% 幅值处到输出波形上升沿50% 幅值处所需要的时间， 输出信号V0 通常tPLH＞tPHL，tpd越小，电路的开关速度越高。 一般tpd = 10ns～40ns 平均传输延迟时间tpd： 2019/2/16 返回

§2-2 其它类型TTL门电路 集电极开路TTL“与非”门（OC门） 三态逻辑门（TSL） 2019/2/16

Vcc→R5→门1的T4→门2的T5产生一个很大的电流 集电极开路TTL“与非”门（OC门） Vcc→R5→门1的T4→门2的T5产生一个很大的电流  TTL门输出端并联问题 当将两个TTL“与非”门输出端直接并联时： 产生一个大电流 1、抬高门2输出低电平 2、会因功耗过大损坏门器件 1 该与非门输出高电平，T5截止 该与非门输出低电平，T5导通 注：TTL输出端 不能直接并联 2019/2/16

 集电极开路TTL“与非”门（OC门）  OC门完成“与非”逻辑功能  OC门的结构 RL VC 当输入端全为高电平时，T2、T5导通，输出F为低电平； 逻辑符号：  A B F  输入端有一个为低电平时，T2、T5截止，输出F高电平接近电源电压VC。 输出逻辑电平： 低电平0.3V 高电平为VC（5-30V） 集电极开路与非门（OC门）  OC门完成“与非”逻辑功能 2019/2/16

集电极开路TTL“与非”门（OC门）  OC门实现“线与”逻辑 VC 相当于“与门” RL F  负载电阻RL的选择 逻辑等效符号 2019/2/16

集电极开路TTL“与非”门（OC门） CMOS电路的VDD = 5V—18V，特别是VDD>VCC时，必须选用集电极开路（OC门）TTL电路  OC门应用--电平转换器 CMOS电源电压VDD = 5V时，一般的TTL门可以直接驱动CMOS门 OC门需外接电阻，所以电源VC可以选5V—30V，因此OC门作为TTL电路可以和其它不同类型不同电平的逻辑电路进行连接 TTL电路驱动CMOS电路图 2019/2/16

三态逻辑门（TSL）  三态门工作原理 除具有TTL“与非”门输出高、低电平状态外，还有第三种输出状态 — 高阻状态，又称禁止态或失效态  三态门工作原理 当 E= 0时，T4输出高电平VC = 1，D2截止，此时后面电路执行正常与非功能F=AB 当 Ē=1时， 输出F端处于高阻状态记为Z 增加部分 T6、T7、 T9、 T10均截止 E使能端 1V 1V Z 1 0.3 非门，是三态门的状态控制部分 六管TTL与非门 2019/2/16

使 能 端 的 两 种 控 制 方 式 F A B  E A B F  E 低电平使能 高电平使能 F A B  E A B F  E 三态门的逻辑符号 2019/2/16

三态逻辑门（Three State Logic, TSL）  三态门的应用 1. 三态门广泛用于数据总线结构 总线 任何时刻只能有一个控制端有效，即只有一个门处于数据传输，其它门处于禁止状态 2. 双向传输 当E=0时，门1工作，门2禁止，数据从A送到B； E=1时，门1禁止，门2工作，数据从B送到A。 2019/2/16

TTL或非门 F=ABC F=A+B+C R1 R2 VCC F B1 B2 T1 T2 VCC VO R2 A T1 B T2 A B C 2019/2/16

TTL与或非门 F=ABC+DEF 速度不够快防止管子进入饱和状态 A B C D E F R1 VCC F R2 T1 T2 A B C 2019/2/16

作 业 P84-85, 4.10 4.12（b） 2019/2/16