第20章 门电路和组合逻辑电路 20.1 脉冲信号 20.2 基本门电路及其组合 20.3 TTL门电路 20.4 MOS门电路 20.1 脉冲信号 20.2 基本门电路及其组合 20.3 TTL门电路 20.4 MOS门电路 20.5 逻辑代数 20.6 组合逻辑电路的分析与综合 20.7 加法器 20.8 编码器 20. 9 译码器和数字显示 21.10 △ 数据分配器和数据选择器 21.11* 应用举例

第20章 门电路和组合逻辑电路 本章要求： 1. 掌握基本门电路的逻辑功能、逻辑符号、真值表和逻辑表达式。了解 TTL门电路、CMOS门电路的特点。 2. 会用逻辑代数的基本运算法则化简逻辑函数。 3. 会分析和设计简单的组合逻辑电路。 理解加法器、编码器、译码器等常用组合逻辑 电路的工作原理和功能。 5. 学会数字集成电路的使用方法。

20.1 脉冲信号 1. 模拟信号 模拟信号 数字信号 电子电路中的信号 模拟信号：随时间连续变化的信号 正弦波信号 t 三角波信号 t

在模拟电路中，晶体管三极管通常工作在放大区。 处理模拟信号的电路称为模拟电路。如整流电路、放大电路等，注重研究的是输入和输出信号间的大小及相位关系。 在模拟电路中，晶体管三极管通常工作在放大区。 2. 脉冲信号 是一种跃变信号，并且持续时间短暂。 尖顶波 t 矩形波 t

处理数字信号的电路称为数字电路，它注重研究的是输入、输出信号之间的逻辑关系。 在数字电路中，晶体管一般工作在截止区和饱和区，起开关的作用。 脉冲信号 正脉冲：脉冲跃变后的值比初始值高 负脉冲：脉冲跃变后的值比初始值低 如： +3V -3V 正脉冲 +3V -3V 负脉冲

脉冲信号的部分参数： A 0.9A 0.5A 0.1A tp tr tf T 实际的矩形波 脉冲幅度 A 脉冲宽度 tp 脉冲上升沿 tr 脉冲周期 T 脉冲下降沿 tf

20.2 基本门电路及其组合 1. 二极管的开关特性 S 截止 导通 3V 3V 0V S 0V 相当于 开关闭合 D R 相当于 R 1. 二极管的开关特性 相当于 开关闭合 S 截止 导通 3V R R D 3V 相当于 开关断开 0V S R 0V

2. 三极管的开关特性 uO  0 uO uO +UCC RC +UCC ui RB RC uO T 3V 3V 0V 相当于 开关闭合 2. 三极管的开关特性 uO +UCC RC E C +UCC ui RB RC uO T 3V uO  0 3V 0V 相当于 开关闭合 uO +UCC RC E C 截止 饱和 0V uO  UCC 相当于 开关断开

20.2.1 门电路的基本概念 逻辑门电路是数字电路中最基本的逻辑元件。 所谓门就是一种开关，它能按照一定的条件去控制信号的通过或不通过。 20.2.1 门电路的基本概念 逻辑门电路是数字电路中最基本的逻辑元件。 所谓门就是一种开关，它能按照一定的条件去控制信号的通过或不通过。 门电路的输入和输出之间存在一定的逻辑关系(因果关系)，所以门电路又称为逻辑门电路。 基本逻辑关系为“与”、“或”、“非”三种。 下面通过例子说明逻辑电路的概念及“与”、“或”、“非”的意义。

“与”逻辑关系是指当决定某事件的条件全部具备时，该事件才发生。 1. “与”逻辑关系 状态表 A B A B Y 220V + - Y 1 1 1 逻辑表达式： Y = A • B 1 “与”逻辑关系是指当决定某事件的条件全部具备时，该事件才发生。 设：开关断开、灯不亮用逻辑 “0”表示，开关闭合、灯亮用 逻辑“1”表示。

“或”逻辑关系是指当决定某事件的条件之一具备时，该事件就发生。 2. “或”逻辑关系 真值表 B Y 220V A + - A B Y 1 1 1 1 1 1 逻辑表达式： Y = A + B “或”逻辑关系是指当决定某事件的条件之一具备时，该事件就发生。

3. “非”逻辑关系 状态表 1 A Y + R A 220V Y - 逻辑表达式：Y = A “非”逻辑关系是否定或相反的意思。

21.3 分立元件逻辑门电路 20.2.1 门电路的概念 门电路是用以实现逻辑关系的电子电路，与前面所讲过的基本逻辑关系相对应。 门电路主要有：与门、或门、非门、与非门、或非门、异或门等。 由电子电路实现逻辑运算时，它的输入和输出信号都是用电位（或称电平）的高低表示的。高电平和低电平都不是一个固定的数值，而是有一定的变化范围。

高电平 电平的高低一般用“1”和“0”两种状态区别，若规定高电平为“1”，低电平为“0”则称为正逻辑。反之则称为负逻辑。若无特殊说明，均采用正逻辑。 UCC 1 低电平 0V

20.2.2 分立元件基本逻辑门电路 1. 二极管“与” 门电路 A B Y C “与” 门逻辑状态表 (1). 电路 1 1 20.2.2 分立元件基本逻辑门电路 1. 二极管“与” 门电路 A B Y C “与” 门逻辑状态表 (1). 电路 +U 12V R DA DC A B Y DB C 1 3V 0V 3V 0V 1 3V 0V 0V (2). 工作原理 1 输入A、B、C不全为“1”，输出 Y 为“0”。 输入A、B、C全为高电平“1”，输出 Y 为“1”。

1. 二极管“与” 门电路 Y=A B C 即：有“0”出“0”， 全“1”出“1” 逻辑表达式： 1 A B Y C “与” 门逻辑状态表 1 A B Y C “与” 门逻辑状态表 (3). 逻辑关系： “与”逻辑 即：有“0”出“0”， 全“1”出“1” 逻辑符号： & A B Y C

2. 二极管“或” 门电路 A B Y C “或” 门逻辑状态表 (1). 电路 1 1 (2). 工作原理 1 2. 二极管“或” 门电路 A B Y C “或” 门逻辑状态表 (1). 电路 -U 12V R DA DC A B Y DB C 0V 3V 3V 0V 1 1 3V 0V 3V (2). 工作原理 1 输入A、B、C有一个为“1”，输出 Y 为“1”。 输入A、B、C全为低电平“0”，输出 Y 为“0”。

2. 二极管“或” 门电路 Y=A+B+C 即：有“1”出“1”， 全“0”出“0” > 1 逻辑表达式： 1 A B Y C 2. 二极管“或” 门电路 Y=A+B+C 逻辑表达式： 1 A B Y C “或” 门逻辑状态表 (3). 逻辑关系： “或”逻辑 即：有“1”出“1”， 全“0”出“0” 逻辑符号： A B Y C > 1

3. 三极管“非” 门电路 (1). 电路 Y “非” 门逻辑状态表 “1” 逻辑符号 A 逻辑表达式：Y=A +UCC -UBB A RK 3. 三极管“非” 门电路 (1). 电路 +UCC -UBB A RK RB RC Y T A Y “非” 门逻辑状态表 饱和 截止 1 “1” “0” 1 “1” “0” 逻辑符号 1 A Y 逻辑表达式：Y=A

Y=A B C 有“0”出“1”，全“1”出“0” “与非” 门电路 “与”门 & A B C 1 A B Y C “与非” 门逻辑状态表 1 A B Y C “与非” 门逻辑状态表 1 Y “非”门 Y & A B C “与非”门 Y=A B C 逻辑表达式： 有“0”出“1”，全“1”出“0”

> 1 > 1 Y=A+B+C 有“1”出“0”，全“0”出“1” “或非” 门电路 “或”门 A B C 1 A B Y C 1 A B Y C “或非” 门逻辑状态表 1 Y “非”门 “或非”门 Y A B C > 1 Y=A+B+C 逻辑表达式： 有“1”出“0”，全“0”出“1”

> 1 有“1”出“1”，全“0”出“0” 有“0”出“0”，全“1”出“1” 例：根据输入波形画出输出波形 B Y1 A B Y2

20.3 TTL门电路 (三极管—三极管逻辑门电路) TTL门电路是双极型集成电路，与分立元件相比，具有速度快、可靠性高和微型化等优点，目前分立元件电路已被集成电路替代。下面介绍集成 “与非”门电路的工作原理、特性和参数。

20.3.1 TTL“与非”门电路 +5V 1. 电路 等效电路 输入级 中间级 输出级 T5 Y R3 R5 A B C R4 R2 R1 E2 E3 E1 B 等效电路 C 多发射极三极管 输入级 中间级 输出级

4.3V 输入全高“1”,输出为低“0” 2. 工作原理 (1) 输入全为高电平“1”(3.6V)时 钳位2.1V 截止 E结反偏 “1” T5 Y R3 R5 A B C R4 R2 R1 T3 T4 T2 +5V T1 钳位2.1V 4.3V 截止 E结反偏 1V “1” (3.6V) “0” (0.3V) 负载电流（灌电流） 输入全高“1”,输出为低“0” T2、T5饱和导通

1V =3.6V 输入有低“0”输出为高“1” 2. 工作原理 (2) 输入端有任一低电平“0”(0.3V) 流过 E结的电流为正向电流 T5 Y R3 R5 A B C R4 R2 R1 T3 T4 T2 +5V T1 流过 E结的电流为正向电流 1V 负载电流（拉电流） 5V (0.3V) “1” “0” VY 5-0.7-0.7 =3.6V 输入有低“0”输出为高“1” T2、T5截止

Y=A B C “与非”逻辑关系 逻辑表达式： 1 A B Y C “与非” 门逻辑状态表 Y & A B C 有“0”出“1” “与非”门 1 A B Y C “与非” 门逻辑状态表 Y & A B C 有“0”出“1” “与非”门 “与非”逻辑关系 全“1”出“0”

3. TTL“与非”门特性及参数 (1) 电压传输特性： 输出电压 UO与输入电压 Ui的关系。 & V 1 2 3 4 A B C D E 1 2 3 4 Ui /V UO/V A B C D E 电压传输特性 测试电路

输出高电平电压UOH 输出低电平电压UOL (2)TTL“与非”门的参数 输出高电平电压UOH和输出低电平电压UOL 输出高电平电压UOH UO/V 1 2 3 4 Ui /V 典型值3.6V， 2.4V为合格 A B C 输出低电平电压UOL D E 典型值0.3V， 0.4V为合格 电压传输特性

低电平噪声容限电压UNL—保证输出高电平电压不低于额定值90%的条件下所允许叠加在输入低电平电压上的最大噪声（或干扰）电压。 定量说明门电路抗干扰能力 低电平噪声容限电压UNL—保证输出高电平电压不低于额定值90%的条件下所允许叠加在输入低电平电压上的最大噪声（或干扰）电压。 UNL=UOFF –UIL 1 2 3 4 Ui /V UO/V 0.9UOH A B 输入 低电平 电压UIL D E UOFF UOFF是保证输出为额定高电平的90%时所对应的最大输入低电平电压。 允许叠加干扰

UNH=UIH–UON 定量说明门电路抗干扰能力 1 2 3 4 Ui /V UO/V 输入 高电平 电压UIH A B 允许叠加干扰 D E UON UON是保证输出为额定低电平时所对应的最小输入高电平电压。

扇出系数NO 指一个“与非”门能带同类门的最大数目，它表示带负载的能力。对于TTL“与非”门 NO  8。 输入高电平电流 IIH和输入低电平电流 IIL 当某一输入端接高电平，其余输入端接低电 平时，流入该输入端的电流，称为高电平输入电流 IIH（A）。 当某一输入端接低电平，其余输入端接高电平时，流出该输入端的电流，称为低电平输入电流 IIL（mA）。

& Y 1 R 1 若要保证输出为高电平，则对电阻值有限制 R IIL< UNL 若要保证输出为高电平，则对电阻值有限制 R IIL< UNL 当某一输入端接低电平，其余输入端接高电平时，流出该输入端的电流，称为低电平输入电流 IIL （mA）。

平均传输延迟时间 tpd 50% 输入波形ui 输出波形uO tpd1 tpd2 TTL的 tpd 约在 10ns ~ 40ns，此值愈小愈好。

当控制端为高电平“1”时，实现正常的“与非”逻辑关系 20.3.2 三态输出“与非”门 1. 电路 T5 Y R3 R5 A B R4 R2 R1 T3 T4 T2 +5V T1 截止 当控制端为高电平“1”时，实现正常的“与非”逻辑关系 Y=A•B 控制端 D E “1”

当控制端为低电平“0”时，输出 Y处于开路状态，也称为高阻状态。 20.3.2 三态输出“与非”门 1. 电路 控制端 D E T5 Y R3 R5 A B R4 R2 R1 T3 T4 T2 +5V T1 当控制端为低电平“0”时，输出 Y处于开路状态，也称为高阻状态。 导通 截止 1V “0”

20.3.2 三态输出“与非”门   0 高阻 & Y E B A 逻辑符号 三态输出“与非”状态表 A B E Y 0 0 1 1 20.3.2 三态输出“与非”门 & Y E B A 逻辑符号 三态输出“与非”状态表 A B E Y   0 高阻 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 输出高阻 功能表 表示任意态

可实现用一条总线分时传送几个不同的数据或控制信号。 三态门应用： 可实现用一条总线分时传送几个不同的数据或控制信号。 如图所示： 总线 & A1 B1 E1 A2 B2 E2 A3 B3 E3 A1 B1 “1” “0”

20.3.3 集电极开路“与非”门电路(OC门) +5V 有源负载 1. 电路 & Y C B A 逻辑符号 T5 Y R3 A B C RL U 有源负载 1. 电路 & Y C B A 逻辑符号

OC门的特点： 1.输出端可直接驱动负载 2.几个输出端可直接相联 如： Y & C B A KA +24V ~220 & A1 B1 C1 Y1 A2 B2 C2 Y2 A3 B3 C3 Y3 U RL Y “0” “1” “0” “0”

OC门的特点： 1.输出端可直接驱动负载 2.几个输出端可直接相联 “线与”功能 如： Y & C B A KA +24V ~220 2.几个输出端可直接相联 & A1 B1 C1 Y1 A2 B2 C2 Y2 A3 B3 C3 Y3 U RL Y “1” “0” “1” “线与”功能

T1的导通电阻<< T2的导通电阻 即：T1的导通管压降<< T2的导通管压降 20.4 MOS门电路 20.4.1 NMOS门电路 1. NMOS“非”门电路 gm1>>gm2 T1的导通电阻<< T2的导通电阻 +UDD A Y T1 T2 负载管 驱动管 始终导通 即：T1的导通管压降<< T2的导通管压降 “1” “0” 截止 导通 “1” “0”

2. NMOS“与非”门电路 3. NMOS“或非”门电路 Y=A B Y=A+B Y +UDD T3 A T1 B T2 负载管 负载管 “0” “1” “1” “0” 有“0” 有“1” 全“1” 全“0” Y=A+B

20.4.2 CMOS门电路 1.CMOS“非”门电路 A=“1”时，T1导通， T2截止，Y=“0” Y= A PMOS管 CMOS 管 负载管 D S G +UDD A Y T1 T2 PMOS管 CMOS 管 (互补对称管) NMOS管 A=“0”时，T1截止， T2导通，Y=“1” 驱动管

2.CMOS传输门电路 （1）电路 （2）工作原理 设： UDD ui T1 T2 C uO 控制极 可见ui在0~10V连续变化时，至少有一个管子导通，传输门打开，（相当于开关接通） ui可传输到输出端，即uO= ui，所以COMS传输门可以传输模拟信号，也称为模拟开关。 10V 0V 导通 （3~10V） （0~7V） 导通

可见ui在0~10V连续变化时，两管子均截止，传输门关断，（相当于开关断开） ui不能传输到输出端。 2.CMOS传输门电路 （2）工作原理 设： UDD ui T1 T2 C uO 控制极 0V 10V 截止 可见ui在0~10V连续变化时，两管子均截止，传输门关断，（相当于开关断开） ui不能传输到输出端。 （0~10V） 结论： C=“1”(C=“0”)时传输门开通。 C=“0”(C=“1”)时传输门关断。

2.CMOS传输门电路 TG ui C 1 “1” 开通 TG ui uO C 逻辑符号 TG ui C 1 “0” 关断 开关电路

CMOS电路的优点 (1) 静态功耗低（每门只有0.01mW, TTL每门10mW) (2) 抗干扰能力强 (3) 扇出系数大 (4) 允许电源电压范围宽 ( 3 ~ 18V ) TTL电路的优点 (1) 速度快 (2) 抗干扰能力强 (3) 带负载能力强

20.5 逻辑代数 逻辑代数所表示的是逻辑关系，而不是数量关系。这是它与普通代数的本质区别。 逻辑代数（又称布尔代数），它是分析设计逻辑电路的数学工具。虽然它和普通代数一样也用字母表示变量，但变量的取值只有“0”，“1”两种，分别称为逻辑“0”和逻辑“1”。这里“0”和“1”并不表示数量的大小，而是表示两种相互对立的逻辑状态。 逻辑代数所表示的是逻辑关系，而不是数量关系。这是它与普通代数的本质区别。

20.5.1 逻辑代数运算法则 1. 常量与变量的关系 自等律 0-1律 重叠律 还原律 互补律 2. 逻辑代数的基本运算法则 交换律

2. 逻辑代数的基本运算法则 结合律 普通代数 不适用！ 分配律 证: A A=A . A+1=1

反演律 列状态表证明： A B 1 1 1 吸收律 (1) A+AB = A (2) A(A+B) = A 对偶式

对偶关系： 将某逻辑表达式中的与( • )换成或 (+)，或(+)换成与( • )，得到一个新的逻辑表达式，即为原逻辑式的对偶式。若原逻辑恒等式成立，则其对偶式也成立。 （3） （4） 对偶式 证明： A+AB = A （5） （6） 对偶式

20.5.2 逻辑函数的表示方法 逻辑状态表 逻辑式 表示方法 逻辑图 卡诺图 下面举例说明这四种表示方法。 20.5.2 逻辑函数的表示方法 表示方法 逻辑式 逻辑状态表 逻辑图 卡诺图 下面举例说明这四种表示方法。 例：有一T形走廊，在相会处有一路灯，在进入走廊的A、B、C三地各有控制开关，都能独立进行控制。任意闭合一个开关，灯亮；任意闭合两个开关，灯灭；三个开关同时闭合，灯亮。设A、B、C代表三个开关（输入变量）；Y代表灯（输出变量）。

设：开关闭合其状态为“1”，断开为“0” 灯亮状态为“1”，灯灭为“0” 1. 列逻辑状态表 0 0 0 0 A B C Y 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 用输入、输出变量的逻辑状态（“1”或“0”）以表格形式来表示逻辑函数。 三输入变量有八种组合状态 n输入变量有2n种组合状态

2. 逻辑式 用“与”“或”“非”等运算来表达逻辑函数的表达式。 0 0 0 0 A B C Y 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 (1)由逻辑状态表写出逻辑式 取 Y=“1”( 或Y=“0” ) 列逻辑式 取 Y = “1” 一种组合中，输入变量之间是“与”关系， 对应于Y=1，若输入变量为“1”，则取输入变量本身(如 A )；若输入变量为“0”则取其反变量(如 A )。

2. 逻辑式 0 0 0 0 A B C Y 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 各组合之间 是“或”关系 反之，也可由逻辑式列出状态表。

3. 逻辑图 Y C B A & >1

20.5.3 逻辑函数的化简 由逻辑状态表直接写出的逻辑式及由此画出的逻辑图，一般比较复杂；若经过简化，则可使用较少的逻辑门实现同样的逻辑功能。从而可节省器件，降低成本，提高电路工作的可靠性。 利用逻辑代数变换，可用不同的门电路实现相同的逻辑功能。 化简方法 公式法 卡诺图法

1.用 “与非”门构成基本门电路 (1) 应用“与非”门构成“与”门电路 由逻辑代数运算法则： & (2)应用“与非”门构成“或”门电路 A Y & B (2)应用“与非”门构成“或”门电路 由逻辑代数运算法则： B A Y &

(3) 应用“与非”门构成“非”门电路 & Y A (4) 用“与非”门构成“或非”门 由逻辑代数运算法则： Y B A &

2.应用逻辑代数运算法则化简 （1）并项法 利用： 例1： 化简 （2）配项法 利用： 例2： 化简

利用： （3）加项法 例3： 化简 （4）吸收法 例4： 化简 吸收

例5： 化简 吸收 吸收 吸收 吸收

3.应用卡诺图化简 卡诺图:是与变量的最小项对应的按一定规则排列的方格图，每一小方格填入一个最小项。 （1）最小项： 对于n输入变量有2n种组合, 其相应的乘积项也有2n个，则每一个乘积项就称为一个最小项。其特点是每个输入变量均在其中以原变量和反变量形式出现一次，且仅一次。 如：三个变量，有8种组合，最小项就是8个，卡诺图也相应有8个小方格。 在卡诺图的行和列分别标出变量及其状态。

(2) 卡诺图 二变量 四变量 三变量 AB 00 01 11 10 CD 任意两 个相邻 最小项 之间只 有一个 变量改变 B A 1 1 二变量 BC A 00 1 01 11 10 三变量 二进制数对 应的十进制 数编号

将输出变量为“1”的填入对应的小方格,为“0”的可不填。 ( 2)卡诺图 （a)根据状态表画出卡诺图 A BC 00 1 01 11 10 如: 0 0 0 0 A B C Y 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 将输出变量为“1”的填入对应的小方格,为“0”的可不填。

将逻辑式中的最小项分别用“1”填入对应的小方格。如果逻辑式中最小项不全，可不填。 ( 2)卡诺图 （b)根据逻辑式画出卡诺图 如: 将逻辑式中的最小项分别用“1”填入对应的小方格。如果逻辑式中最小项不全，可不填。 A BC 00 1 01 11 10 注意：如果逻辑式不是由最小项构成，一般应先化为最小项，或按例7方法填写。

步骤 1.卡诺图 2.合并最小项 3.写出最简“与或”逻辑式 例6. 用卡诺图表示并化简。 解： ( 3)应用卡诺图化简逻辑函数 步骤 1.卡诺图 2.合并最小项 3.写出最简“与或”逻辑式 例6. 用卡诺图表示并化简。 (a)将取值为“1”的相邻小方格圈成圈， 解： A BC 00 1 01 11 10 (b)所圈取值为“1”的相邻小方格的个数应为2n，(n=0,1,2…)

合并最小项 写出简化逻辑式 ( 3)应用卡诺图化简逻辑函数 解： 三个圈最小项分别为： A BC 00 1 01 11 10 合并最小项 三个圈最小项分别为： 写出简化逻辑式 卡诺图化简法：保留一个圈内最小项的相同变量，而消去相反变量。

例6. 应用卡诺图化简逻辑函数 (1) (2) 解： 相邻 多余 写出简化逻辑式 AB 00 01 11 10 CD 1 00 A BC 1 01 11 10 相邻 多余 写出简化逻辑式

解： 含A均填“1” 注意： 1.圈的个数应最少 2.每个“圈”要最大 写出简化逻辑式 例7. 应用卡诺图化简逻辑函数 AB 00 01 11 10 CD 解： 含A均填“1” 1 注意： 1.圈的个数应最少 2.每个“圈”要最大 3.每个“圈”至少要包含一个未被圈过的最小项。 1 1 写出简化逻辑式

. . . 20.6 组合逻辑电路的分析与综合 组合逻辑电路：任何时刻电路的输出状态只取决于该时刻的输入状态，而与该时刻以前的电路状态无关。 X1 Xn X2 Y2 Y1 Yn . . . 组合逻辑电路 输入 输出 组合逻辑电路框图

20.6.1 组合逻辑电路的分析 已知逻辑电路 逻辑功能 分析步骤： 确定 (1) 由逻辑图写出输出端的逻辑表达式 20.6.1 组合逻辑电路的分析 确定 已知逻辑电路 逻辑功能 分析步骤： (1) 由逻辑图写出输出端的逻辑表达式 (2) 运用逻辑代数化简或变换 (3) 列逻辑状态表 (4) 分析逻辑功能

. . . . . Y = Y2 Y3 = A AB B AB 例 1：分析下图的逻辑功能 (1) 写出逻辑表达式 A B A Y1 A B & Y Y3 Y2 A B . . A B B (1) 写出逻辑表达式 = A AB B AB . Y = Y2 Y3

. . . . . Y = A AB B AB 反演律 = A AB +B AB = A AB +B AB 反演律 (2) 应用逻辑代数化简 Y = A AB B AB . 反演律 = A AB +B AB . = A AB +B AB . 反演律 = A (A+B) +B (A+B) . Y = Y2 Y3 = A AB B AB . = AB +AB

Y= AB +AB =A B =1 (3) 列逻辑状态表 A B Y 1 逻辑式 A B Y 逻辑符号 (4) 分析逻辑功能 1 =A B 逻辑式 =1 A B Y 逻辑符号 (4) 分析逻辑功能 输入相同输出为“0”，输入相异输出为“1”， 称为“异或”逻辑关系。这种电路称“异或”门。

. . . . A A A•B B Y = AB AB = AB +AB 例 2：分析下图的逻辑功能 & A B B Y 1 化简 (1) 写出逻辑式 = AB +AB

Y= AB +AB =A B =A B =1 (2) 列逻辑状态表 A B Y 1 A B Y 逻辑符号 (3) 分析逻辑功能 (2) 列逻辑状态表 逻辑式 Y= AB +AB A B Y 1 =A B =A B =1 A B Y 逻辑符号 (3) 分析逻辑功能 输入相同输出为“1”,输入相异输出为“0”,称为“判一致电路”(“同或门”) ,可用于判断各输入端的状态是否相同。

. =AC +BC Y=AC • BC 例3：分析下图的逻辑功能 打开 A A 设：C=1 C 封锁 1 Y A 1 B 选通A信号 & . 设：C=1 C 封锁 1 Y 1 & & A 1 B 选通A信号 写出逻辑式： =AC +BC Y=AC • BC

. Y=AC • BC =AC +BC 例 3：分析下图的逻辑功能 封锁 设：C=0 A C 打开 Y 1 B B B 选通B信号 & . C 打开 Y 1 1 & & B B B 选通B信号 写出逻辑式： =AC +BC Y=AC • BC

20.6.2 组合逻辑电路的综合 根据逻辑功能要求 逻辑电路 设计步骤如下： (1) 由逻辑要求，列出逻辑状态表 20.6.2 组合逻辑电路的综合 根据逻辑功能要求 逻辑电路 设计 设计步骤如下： (1) 由逻辑要求，列出逻辑状态表 (2) 由逻辑状态表写出逻辑表达式 (3) 简化和变换逻辑表达式 (4) 画出逻辑图

例1：设计一个三变量奇偶检验器。 要求: 当输入变量A、B、C中有奇数个同时为“1”时，输出为“1”，否则为 “0”。用“与非”门实现。 (1) 列逻辑状态表 0 0 0 0 A B C Y 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 (2) 写出逻辑表达式 取 Y=“1”( 或Y=“0” ) 列逻辑式 取 Y = “1” 对应于Y=1，若输入变量为“1”，则取输入变量本身(如 A )；若输入变量为“0”则取其反变量(如 A )。

在一种组合中，各输入变量之间是“与”关系 各组合之间是“或”关系 0 0 0 0 A B C Y 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 由卡图诺可知，该函数不可化简。 A BC 00 1 01 11 10 (3) 用“与非”门构成逻辑电路

(4) 逻辑图 & 1 1 A 1 1 B 1 Y C

例 2: 某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。G1的容量是G2的两倍。如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和 G2均需运行。试画出控制G1和 G2运行的逻辑图。 (1) 根据逻辑要求列状态表 首先假设逻辑变量、逻辑函数取“0”、“1”的含义。 设：A、B、C分别表示三个车间的开工状态： 开工为“1”，不开工为“0”； G1和 G2运行为“1”，不运行为“0”。

“1” “0” “0” “1” (1) 根据逻辑要求列状态表 (1) 根据逻辑要求列状态表 逻辑要求：如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和 G2均需运行。 1 0 1 0 0 1 0 1 0 0 1 1 1 0 0 1 1 0 1 1 1 0 0 0 A B C G1 G2 1 1 开工 “1” 不开工 “0” 运行 “1” 不运行 “0”

(2) 由状态表写出逻辑式 1 0 1 0 0 1 0 1 0 0 1 1 1 0 0 1 1 0 1 1 1 0 0 0 1 A B C G1 G2 (3) 化简逻辑式可得： 或由卡图诺可得相同结果 A BC 00 1 01 11 10

由逻辑表达式画出卡诺图，由卡图诺可知，该函数不可化简。 A BC 00 1 01 11 10 (4) 用“与非”门构成逻辑电路

(5) 画出逻辑图 A B C & G1 G2

在数字电路中，常用的组合电路有加法器、编码器、译码器、数据分配器和多路选择器等。下面几节分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。 20.7 加法器 20.7.1 二进制 十进制：0~9十个数码，“逢十进一”。 在数字电路中，为了把电路的两个状态 (“1”态和“0”态)与数码对应起来，采用二进制。 二进制：0，1两个数码，“逢二进一”。

20.7 加法器 + 0 0 1 1 1 1 加法器: 实现二进制加法运算的电路 要考虑低位 如： 来的进位 全加器实现 进位 不考虑低位 20.7 加法器 加法器: 实现二进制加法运算的电路 要考虑低位 来的进位 如： 0 0 1 + 全加器实现 1 1 进位 不考虑低位 来的进位 1 半加器实现

20.7.2 半加器 半加：实现两个一位二进制数相加，不考虑来自低位的进位。 半加器： A B 两个输入 表示两个同位相加的数 两个输出 S 20.7.2 半加器 半加：实现两个一位二进制数相加，不考虑来自低位的进位。 半加器： A B 两个输入 表示两个同位相加的数 两个输出 S C 表示半加和 表示向高位的进位 CO A B S C  逻辑符号：

. 半加器逻辑状态表 A =1 A B S C S B 0 0 0 0 0 1 1 0 & 1 0 1 0 C 1 1 0 1 逻辑图 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 逻辑表达式

20.7.3 全加器 全加：实现两个一位二进制数相加，且考虑来自低位的进位。 全加器： 输入 Ai 表示两个同位相加的数 Bi Ci-1 20.7.3 全加器 全加：实现两个一位二进制数相加，且考虑来自低位的进位。 全加器： 输入 Ai 表示两个同位相加的数 Bi Ci-1 表示低位来的进位 输出 表示本位和 表示向高位的进位 Ci Si 逻辑符号： Ai Bi Ci-1 Si Ci CO  CI

Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 (1) 列逻辑状态表 (2) 写出逻辑式

逻辑图 & =1 >1 Ai Ci Si Ci-1 Bi 半加器构成的全加器 >1 Bi Ai Ci-1 Si Ci CO 

20.8 编码器 把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。 具有编码功能的逻辑电路称为编码器。 n 位二进制代码有 2n 种组合，可以表示 2n 个信息。 要表示N个信息所需的二进制代码应满足 2n N

20.8.1 二进制编码器 将输入信号编成二进制代码的电路。 编码器 高低电平信号 二进制代码 2n个 n位

例：设计一个编码器，满足以下要求： (1) 将 I0、I1、…I7 8个信号编成二进制代码。 (2) 编码器每次只能对一个信号进行编码，不 允许两个或两个以上的信号同时有效。 (3) 设输入信号高电平有效。 (1) 分析要求： 输入有8个信号，即 N=8，根据 2n  N 的关系，即 n=3，即输出为三位二进制代码。

(2) 列编码表： 输入 输 出 Y2 Y1 Y0 0 0 1 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1 I0 I1 I2 I3 I4 I5 I6 I7

. . . Y2 = I4 + I5 + I6 +I7 = I4+ I5+ I6+ I7 = I4 I5 I6 I7 (3) 写出逻辑式并转换成“与非”式 Y2 = I4 + I5 + I6 +I7 = I4+ I5+ I6+ I7 = I4 I5 I6 I7 . Y1 = I2+I3+I6+I7 = I2 + I3 + I6+ I7 = I2 I3 I6 I7 . Y0 = I1+ I3+ I5+ I7 = I1 + I3+ I5 + I7 = I1 I3 I5 I7 .

(4) 画出逻辑图 1 I7 I6 I5 I4 I3 I1 I2 & Y2 Y1 Y0

20.8.2 二 – 十进制编码器 将十进制数 0~9 编成二进制代码的电路 4位 10个 编码器 高低电平信号 二进制代码 表示十进制数

列编码表： 输 出 输 入 Y1 Y2 Y0 0 (I0) 1 (I1) 2 (I2) 3 (I3) 4 (I4) 5 (I5) 输 出 输 入 Y1 Y2 Y0 0 (I0) 1 (I1) 2 (I2) 3 (I3) 4 (I4) 5 (I5) 6 (I6) 7 (I7) 8 (I8) 9 (I9) Y3 1 8421BCD码编码表 列编码表： 四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示0~9十个数码，最常用的是8421码。

. . . = I4 + I6 I5 +I7 = I2 + I6 I3 +I7 Y3 = I8+I9 Y2 = I4 +I5 +I6 +I7 写出逻辑式并化成“或非”门和“与非”门 Y3 = I8+I9 . = I4 + I6 I5 +I7 Y2 = I4 +I5 +I6 +I7 . = I2 + I6 I3 +I7 Y1 = I2 +I3 +I6 +I7 Y0 = I1 +I3 +I5 +I7 +I9 . = I1+I9 I3 +I7 I5 +I7

画出逻辑图 1 & > 1 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0

法二：

+5V Y3 Y2 Y1 Y0 十键8421码编码器的逻辑图 & I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 1K×10 S0 1 S1 2 S2 3 S3 4 S4 5 S5 6 S6 7 S7 8 S8 9 S9 十键8421码编码器的逻辑图

20.8.3 优先编码器 当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。 20.8.3 优先编码器 当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。 即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。

CT74LS4147 编码器功能表 I9 Y0 I8 I7 I6 I5 I4 I3 I2 I1 Y1 Y2 Y3 1 1 1 1 1 1 1 1 1 1 1 1 1 输 入 (低电平有效) 输 出(8421反码) 0         0 1 1 0 1 0        0 1 1 1 1 1 0       1 0 0 0 1 1 1 0      1 0 0 1 1 1 1 1 0     1 0 1 0 1 1 1 1 1 0    1 0 1 1 1 1 1 1 1 1 0   1 1 0 0 1 1 1 1 1 1 1 0  1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 0

例:CT74LS147集成优先编码器(10线-4线) CT74LS4147 16 15 14 13 12 11 10 9 低电平 有效 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 CT74LS4147 低电平 有效 T4147引脚图

20.9 译码器和数字显示 21.10.1 二进制译码器 译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。 高低电平信号 20.9 译码器和数字显示 译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。 21.10.1 二进制译码器 8个 3位 译码器 二进制代码 高低电平信号

例：三位二进制译码器（输出高电平有效） 状 态 表 输 入 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 输 出

Y0=A B C Y1=A B C Y2=A B C Y3=A B C Y7=A B C Y4=A BC Y6=A B C Y5=A B C 写出逻辑表达式 Y0=A B C Y1=A B C Y2=A B C Y3=A B C Y7=A B C Y4=A BC Y6=A B C Y5=A B C

逻辑图 C B A 1 & Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 1 1 1 0 0

双 2/4 线译码器 A0、A1是输入端 Y0~Y3是输出端 S 是使能端 CT74LS139型译码器 (a) 外引线排列图；(b) 逻辑图 GND 1Y3 1Y2 1Y1 1Y0 1A1 1A0 1S 8 7 6 5 4 3 2 1 2Y2 2Y3 2Y1 2A1 2A0 2S +UCC 10 9 16 15 14 13 12 11 CT74LS139 (b) & Y0 Y1 Y2 Y3 S A0 A1 双 2/4 线译码器 A0、A1是输入端 Y0~Y3是输出端 S 是使能端

CT74LS139型译码器 输 入 输 出 S A0 A1 Y0 1 139功能表  Y1 Y2 Y3 双 2/4 线译码器 输 入 输 出 S A0 A1 Y0 1 139功能表  Y1 Y2 Y3 双 2/4 线译码器 A0、A1是输入端 Y0~Y3是输出端 S 是使能端 S = 0时译码器工作 输出低电平有效

20.9.2 二-十进制显示译码器 在数字电路中，常常需要把运算结果用十进制 数显示出来，这就要用显示译码器。 二 十进制代码 译码器 驱动器 显示器

a b c d e f g 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1. 半导体数码管 由七段发光二极管构成 g f e d 1. 半导体数码管 由七段发光二极管构成 g f e d c b a d g f e c b a g f e d c b a 例： 共阴极接法 a b c d e f g 0 1 1 0 0 0 0 1 1 0 1 1 0 1 高电平时发光 共阳极接法 a b c g d e f + 低电平时发光 共阴极接法 a b c d e f g

2. 七段译码显示器 Q3 Q2 Q1 Q0 a g f e d c b 译码器 二 十进制代码 (共阴极) 1 1 7个 4位

七段显示译码器状态表 Q3 Q2 Q1 Q0 a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 0 0 0 1 0 0 1 0 1 1 0 1 1 0 1 2 0 0 1 1 1 1 1 1 0 0 1 3 0 1 0 0 0 1 1 0 0 1 1 4 0 1 0 1 1 0 1 1 0 1 1 5 0 1 1 0 1 0 1 1 1 1 1 6 0 1 1 1 1 1 1 0 0 0 0 7 1 0 0 0 1 1 1 1 1 1 1 8 1 0 0 1 1 1 1 1 0 1 1 9 输 入 输 出 显示数码 g f e d c b a

A3 A2 A1 A0 CT74LS247型译码 七段译码器和数码管的连接图 器的外引线排列图 +5V 来 自 计 数 器 BS204 510Ω×7 a b c d e f g RBI BI LT 1 2 3 4 5 6 7 GND 8 9 11 10 12 13 14 15 16 +UCC CT 74LS247 CT74LS247型译码 器的外引线排列图

20.11 应用举例 20.11.1 交通信号灯故障检测电路 交通信号灯在正常情况下，红灯(R)亮——停车， 20.11 应用举例 20.11.1 交通信号灯故障检测电路 交通信号灯在正常情况下，红灯(R)亮——停车， 黄灯(Y)亮——准备，绿灯(G)亮——通行。正常时，只有一个灯亮。如果灯全不亮或全亮或两个灯同时亮，都是故障。 解： 输入信号三个，输出信号一个 灯亮 —“1”表示，灯灭 —“0”表示， 故障 —“1”表示，正常 —“0”表示，

(1) 列逻辑状态表 0 0 0 1 R Y G F 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 (2) 写出逻辑表达式 (3) 化简可得: 为减少所用门数,将上式变换为:

发生故障时，F=1，晶体管导通, 继电器KA通电，其触点闭合, 故障指示灯亮。 (4) 画逻辑图 F G Y R & >1 KA 发生故障时，F=1，晶体管导通, 继电器KA通电，其触点闭合, 故障指示灯亮。

20章 结束 本章习题： 20.5.1、20.5.2、20.5.4、20.5.6、20.6.10、20.6.12、20.6.13、20.6.14、20.6.15