《数字电子技术基础》（第五版）教学课件 清华大学 阎石 王红 《数字电子技术基础》（第五版）教学课件 清华大学 阎石 王红 联系地址：清华大学 自动化系 邮政编码：100084 电子信箱：wang_hong@tsinghua.edu.cn 联系电话：(010)62792973

第六章 时序逻辑电路

6.1 概述 一、时序逻辑电路的特点 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出

二、时序电路的一般结构形式与功能描述方法

可以用三个方程组来描述：

三、时序电路的分类 1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻 1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻 异步：没有统一的clk,触发器状态的变化有先有后 2. Mealy型和Moore型 Mealy型： Moore型：

6.2 时序电路的分析方法 6.2.1 同步时序电路的分析方法 分析：找出给定时序电路的逻辑功能 即找出在输入和CLK作用下，电路的次态和输出。 一般步骤： ①从给定电路写出存储电路中每个触发器的驱动方程 （输入的逻辑式），得到整个电路的驱动方程。 ②将驱动方程代入触发器的特性方程，得到状态方程。 ③从给定电路写出输出方程。

例： TTL电路

6.2.2 时序电路的状态转换表、状态转换图、状态机流程图和时序图 一、状态转换表 1 1 2 3 4 5 6 7

二、状态转换图

三、状态机流程图（State Machine Chart）

四、时序图

例：

（4）列状态转换表： （5）状态转换图 00 01 10 11 01/0 10/0 11/0 00/1 1 11/1 00/0

*6.2.3 异步时序逻辑电路的分析方法 各触发器的时钟不同时发生 例： TTL电路

6.3 若干常用的时序逻辑电路 6.3.1 寄存器和移位寄存器 一、寄存器 ①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。 ②只要求其中每个触发器可置1，置0。 例1：

例：用维-阻触发器结构的74HC175

二、移位寄存器（代码在寄存器中左/右移动） 具有存储 + 移位功能

器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能

R’D S1 S0 工作状态 X 置零 1 保持 右移 左移 并行输入

扩展应用（4位 8位）

6.3.2 计数器 用于计数、分频、定时、产生节拍脉冲等 分类：按时钟分，同步、异步 按计数过程中数字增减分，加、减和可逆 6.3.2 计数器 用于计数、分频、定时、产生节拍脉冲等 分类：按时钟分，同步、异步 按计数过程中数字增减分，加、减和可逆 按计数器中的数字编码分，二进制、二-十进制和 循环码… 按计数容量分，十进制，六十进制…

一、同步计数器 同步二进制计数器 ①同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：

器件实例：74161 工作状态 X 置 0（异步） 1 预置数（同步） 保持（包括C） 保持（C=0） 计数

②同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：

③同步加减计数器 加/减 计数器 计数结果 加/减 两种解决方案 加/减 计数器 计数结果

a.单时钟方式 加/减脉冲用同一输入端， 由加/减控制线的高低电平决定加/减 器件实例：74LS191（用T触发器） 工作状态 X 1 保持 预置数(异步) 加计数 减计数

b.双时钟方式 器件实例：74LS193（采用T’触发器，即T=1）

2. 同步十进制计数器 ①加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。

能自启动

器件实例：74 160 工作状态 X 置 0（异步） 1 预置数（同步） 保持（包括C） 保持（C=0） 计数

②减法计数器 基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。

能自启动

③十进制可逆计数器 基本原理一致，电路只用到0000~1001的十个状态 实例器件 单时钟：74190,168 双时钟：74192

二. 异步计数器 1. 二进制计数器 ①异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。 二. 异步计数器 1. 二进制计数器 ①异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。 原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转

②异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式工作。 原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转

2、异步十进制加法计数器 原理： 在4位二进制异步加法计数器上修改而成， 要跳过 1010 ~ 1111这六个状态 1 2 3 4 5 6 7 8 9 10 J=K=1 J=1 J=0 J=0 J=1 J=0

器件实例：二－五－十进制异步计数器74LS290

三、任意进制计数器的构成方法 用已有的N进制芯片，组成M进制计数器，是常用的方法。

1. N > M 原理：计数循环过程中设法跳过N－M个状态。 具体方法：置零法 置数法

例：将十进制的74160接成六进制计数器 工作状态 X 置 0（异步） 1 预置数（同步） 保持（包括C） 保持（C=0） 计数 异步置零法

例：将十进制的74160接成六进制计数器 异步置零法

置数法 (a)置入0000 (b)置入1001

2. N < M ①M=N1×N2 先用前面的方法分别接成N1和N2两个计数器。 N1和N2间的连接有两种方式： a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET） b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态

例：用74160接成一百进制 工作状态 X 置 0（异步） 1 预置数（同步） 保持（包括C） 保持（C=0） 计数

例：用两片74160接成一百进制计数器 并行进位法 串行进位法

②M不可分解 采用整体置零和整体置数法： 先用两片接成 M’> M 的计数器 然后再采用置零或置数的方法

例：用74160接成二十九进制 工作状态 X 置 0（异步） 1 预置数（同步） 保持（包括C） 保持（C=0） 计数

例：用74160接成二十九进制 整体置零 （异步） 整体置数 （同步）

四、移位寄存器型计数器 1. 环形计数器

2. 扭环形计数器

五、计数器应用实例 例1，计数器+译码器→顺序节拍脉冲发生器

例2，计数器+数据选择器→序列脉冲发生器 发生的序列：00010111

6.4 时序逻辑电路的设计方法 6.4.1 同步时序逻辑电路的设计方法 设计的一般步骤 一、逻辑抽象，求出状态转换图或状态转换表 1. 确定输入/输出变量、电路状态数。 2. 定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。 3. 按设计要求列出状态转换表，或画出状态转换图。 二、状态化简 若两个状态在相同的输入下有相同的输出，并转换到同一个次态，则称为等价状态；等价状态可以合并。

三、状态分配（编码） 1. 确定触发器数目。 2. 给每个状态规定一个代码。 （通常编码的取法、排列顺序都依照一定的规律） 四、选定触发器类型 求出状态方程，驱动方程，输出方程。 五、画出逻辑图 六、检查自启动

例：设计一个串行数据检测器，要求在连续输入三个或三个以上“1”时输出为1，其余情况下输出为0。 一、抽象、画出状态转换图 二、状态化简 用X（1位）表示输入数据 用Y（1位）表示输出（检测结果）

三、状态分配 取n=2，令 的00、01、10为 则，

四、选用JK触发器，求方程组 五、画逻辑图

将状态“11” 代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到： 六、检查电路能否自启动 将状态“11” 代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到： 能自启动

6.6用multisim分析时序逻辑电路 例:分析下图的计数器电路。求电路的时序图.说明这是几进制的计数器。