第四章 CMOS电路与逻辑设计 MOS晶体管 MOS的物理结构 CMOS版图与设计规则 基本CMOS逻辑门 基本门版图设计

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1 第四章 CMOS电路与逻辑设计 MOS晶体管 MOS的物理结构 CMOS版图与设计规则 基本CMOS逻辑门 基本门版图设计
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2 4.1 MOS的物理结构 IC制造材料 MOS的物理结构 串联nMOS管硅片图形 并联MOS管图形 2004.9 VLSI

3 1. IC制造材料 集成电路制造所应用到的材料分类 分类 材料 电导率 导体 铝、金、钨、铜等 105 S·cm-1 半导体
硅、锗、砷化镓、磷化铟等 10-22~10-14 S·cm-1 绝缘体 SiO2、SiON、Si3N4等 10-9~102 S·cm-1 2004.9 VLSI

4 IC制造材料—硅 硅是集成电路制造的基础材料。硅集成电路是在称为园片(wafer)的较大圆形硅薄片上制造的。Wafer的直径一般 mm，厚约 mm。一个规模较大的硅集成电路每边约10mm，所以一个wafer上可以制作许许多多个这样的电路 多目标芯片(MPW) 集成电路制造过程中，wafer从抛光的裸表面开始需要几千个步骤，这一系列步骤中最重要的几个步骤是用来形成cmos结构所需要的材料层及其图案。其余大多数步骤是清洗。aafer是分组进行加工的，一批wafer经过整个工艺线需要几周的时间。 2004.9 VLSI

5 二氧化硅：用作mos管的栅氧层，是一种很好的电绝缘材料，能很好的附着在大多数材料上，可以生长或淀积在硅圆片上。
IC制造材料 二氧化硅：用作mos管的栅氧层，是一种很好的电绝缘材料，能很好的附着在大多数材料上，可以生长或淀积在硅圆片上。 金属材料：铝，铬，钛，钼，铊，钨等纯金属和合金薄层在VLSI制造中起着重要作用，纯金属薄层用于制作与工作区的连线，器件间互联线，栅及电容、电感、传输线的电极等。 2004.9 VLSI

6 IC制造材料 多晶硅：如果在非晶体SiO2层上淀积硅原子，那么硅就会结晶，但却找不到与之对应的可以参照的典型晶体结构。他们形成小的晶体，即为硅晶体的小区域。这样的材料称为多晶硅。 多晶硅与单晶硅都是硅原子的集合体且其特性都随结晶度与杂质原子而改变。非掺杂的多晶硅薄层实质上是半绝缘的，电阻率为300 Ω·cm 。通过不同杂质的组合，多晶硅的电阻率可被控制在500—0.005 Ω·cm 多晶硅被广泛用于电子工业。在MOS及双极器件中，多晶硅用制作栅极、形成源极与漏极（双极器件的基区与发射区）的欧姆接触、基本连线、薄PN结的扩散源、高值电阻等。 2004.9 VLSI

7 2. MOS的物理结构 2004.9 VLSI

8 金属层 加上另一层绝缘层和第二层金属层 侧视图显示叠放顺序 绝缘层将两层金属分隔开，所以他们在电器上不同 每层的图形由顶视图表示
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9 nFET结构 2004.9 VLSI

10 pFET结构 n陷 2004.9 VLSI

11 选择区与有源区 有源区掩模与nSELECT掩模交叉产生n+区 有源区掩模与pSELECT掩模交叉产生p+区 FOX:场氧区
Active：有源区 有源区掩模与pSELECT掩模交叉产生p+区 2004.9 VLSI

12 金属层与过孔 剖面图 2004.9 VLSI

13 金属层1与接触区 金属层1 氧化层1 可以使用多个接触来降低接触电阻 有源区 有源选择区 金属层1 有源接触区 2004.9 VLSI

14 金属层1与多晶接触 顶视图 2004.9 VLSI

15 3. CMOS中的闩锁（Latch up）现象 Latch up是cmos存在的一种寄生电路效应，它会导致VDD与VSS短路，使芯片烧毁或至少因系统电源关闭而停止工作。产生的原因是VDD与VSS之间产生了pnpn结构。 图(a)所示CMOS反相器，其寄生电路包含了一个NPN型、一个PNP型三极管和电阻Rw、Rs。 Rw是p陷(p衬底)的电阻 Rs是型衬底的电阻 等效电路如图(b)。 2004.9 VLSI

16 Latch up T1由P+—N衬—P陷构成，是PNP型三极管；T2由N衬— P陷— P+构成，是NPP型三极管；
如果有足够大的电流流入N型衬底而从P陷流出（即流过Rs）， Rs两端的电压将可能足够大使得T1、T2进入线性区而如同一个小电阻，使VDD与VSS之间短路而导致电路故障。 同样的情况也可能发生在Rw上而造成电路故障。 2004.9 VLSI

17 Latch up 减少发生Latch up效应的一般规则： 每个衬底要有适当的衬底节点（或陷节点） 每个衬底节点应接到传输电源的金属上
衬底节点要尽量靠近所接的电源，以减小Rw和Rs的大小。 N型器件要靠近VSS，p型器件要靠近VDD。 一个N型器件连接到VSS时，其P衬底也要接VSS 。一个P型器件连接到VDD时，其N衬底也要接VDD 。 最容易发生Latch up的地方是在输入输出焊接区（I/O Pad）结构中，因为那里会有大电流流过。统常I/O Pad由专门人员设计。 2004.9 VLSI

18 4. 串联nMOS管硅片图形 串联nMOS管硅片图形 电路图 表面视图 侧视图 2004.9 VLSI

19 5. 并联MOS管图形 电路图 表面视图 并联MOS管图形 多晶 n+/p+ 金属 接触 电路图 表面视图 2004.9 VLSI

20 版图设计的作用是确定一组掩模来定义集成电路。版图设计是运用CAD工具完成的，类似于用一组彩笔在一张格纸上话许多方框。
4.2 CMOS版图与设计规则 版图设计的作用是确定一组掩模来定义集成电路。版图设计是运用CAD工具完成的，类似于用一组彩笔在一张格纸上话许多方框。 现代版图设计中，一些电路单元的版图已做好并存在库中。具体设计电路时，可以改变单元的参数来适应需求尺寸，计算机自动生成每层的几何图形。电路有多个单元时，程序会自动排列或连接他们。设计者只需要对自动生成的版图互动地进行修改。 设计者必须直接把握重要单元的版图设计，尤其是当版图要小或电路运行速度要快的情况下。 2004.9 VLSI

21 版图与设计规则 版图(Layout)是集成电路设计者将设计并仿真优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据这些信息来制造掩膜。版图的设计有特定的规则，这些规则是指导版图掩模设计的对几何尺寸的一组规定。是集成电路制造厂家根据自己的工艺特点而制定的。因此不同的工艺，就有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，CadenceDesign System就是其中最突出的一种。Cadence提供称之为Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。 2004.9 VLSI

22 版图与设计规则 集成电路的制造必然受到工艺技术水平的限制，受到器件物理参数的制约，为了保证器件正确工作和提高芯片的成品率，要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片厂家提供。设计规则（design rule）是版图设计和工艺之间的接口。 设计规则可划分为4种主要类别： 最小宽度 最小间距 最小交叠 2004.9 VLSI

23 λ设计规则依据一个参照量λ （单位:微米），所有的宽度、间距等都写成如下形式： 值 = m λ m是比例因子。
一组设计规则可能要100页或更多的文件来说明，因此需要相当长的时间去了解。不同的工艺有不同的设计规则。一些工厂如TSMC（台湾半导体制造公司）为许多大的公司和资金充足的客户提供服务以实现他们的设计。由于用户面很广，大多数工厂允客户提交一组比较简单的设计规则的设计，这些规则可以很容易地进行缩放，以适应不同的工艺。这样的设计规则称为λ设计规则。 λ设计规则依据一个参照量λ （单位:微米），所有的宽度、间距等都写成如下形式： 值 = m λ m是比例因子。 2004.9 VLSI

24 λ设计规则 λ设计规则隐含地假设了每个掩模最坏的绝对校准低于0.75λ，这就保证了两个研磨的相对未校准量低于0.15λ。
如图所示，λ设计规则规定： 电路中任何两个区 域的最小间距为2λ， 以防止由于重叠引 发破坏性短路。多 晶硅必须延伸到作 用区外至少2λ。 作用区包围接触区 距离至少为1λ。 2004.9 VLSI

25 1. 最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离如图所示。在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。 2004.9 VLSI

26 最小宽度 TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度 对于0.35μm工艺，λ=0.2μm 2004.9 VLSI

27 2. 最小间距(minSep) 间距指各几何图形外边界之间的距离，如图所示： 2004.9 VLSI

28 最小间距 TSMC_0.35μm CMOS工艺版图各层图形之间的最小间隔 2004.9 VLSI

29 3. 最小交叠(minOverlap) 交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，如图(a)
b)一几何图形外边界到另一图形的内边界长度(extension)，如图(b) 2004.9 VLSI

30 最小交叠 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠 2004.9 VLSI

31 4.4 单位晶体管设计 单位晶体管：全定制版图设计的起点。单位晶体管是一个具有规定宽长比（W/L）的晶体管，可以按要求在版图上复制。
4.4 单位晶体管设计 单位晶体管：全定制版图设计的起点。单位晶体管是一个具有规定宽长比（W/L）的晶体管，可以按要求在版图上复制。 一种单位晶体管是运用设计规则设计的最小尺寸MOS管，W=Wmin、L=Lmin。如图。 用最小尺寸晶体管理论上可以得到最高的集成度，但不一定是每个电路的最好选择。 L W n+/p+ 2004.9 VLSI

32 实际的晶体管有源区要与金属层连接，需要增加有源接触。
最小尺寸晶体管 实际的晶体管有源区要与金属层连接，需要增加有源接触。 沟道长度不变，但由于接触孔的存在，沟道的最小宽度为： W=dc+2sa-ac dc：接触的尺寸 sa-ac：在有源区和有源区接触之间的间距 2004.9 VLSI

33 单位晶体管的串联 单位晶体管可以进行技术放大 L W L 2W 2004.9 VLSI

34 沟道宽度为W异族管子并行连接，构成的管子沟道实际宽度为4W。
单位晶体管的并联 沟道宽度为W异族管子并行连接，构成的管子沟道实际宽度为4W。 2004.9 VLSI

35 4.4 基本CMOS逻辑门 CMOS逻辑门结构： pullup pMOS network out inputs pulldown nMOS
VDD VSS out inputs pMOS nMOS 2004.9 VLSI

36 1.CMOS反相器（Inverter） 2004.9 VLSI

37 CMOS与非门（NAND gate） 2004.9 VLSI

38 CMOS或非门（ NOR gate ） 2004.9 VLSI

39 CMOS复合门（AOI/OAI gates）
AOI = and/or/invert; OAI = or/and/invert. Implement larger functions. Pullup and pulldown networks are compact: smaller area, higher speed than NAND/NOR network equivalents. AOI312: and 3 inputs, and 1 input (dummy), and 2 inputs; or together these terms; then invert. 2004.9 VLSI 11

40 AOI example1 circuit symbol and or invert 2004.9 VLSI 12

41 AOI example2 2004.9 VLSI

42 异或门和异或非门 异或门 异或非门 2004.9 VLSI

43 同步RS触发器 2004.9 VLSI

44 Pullup/pulldown network design
Pullup and pulldown networks are duals. To design one gate, first design one network, then compute dual to get other network. Example: design network which pulls down when output should be 0, then find dual to get pullup network. 2004.9 VLSI 13

45 Dual network construction
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46 2. CMOS传输门(TG) nMOS增强型 pMOS增强型 栅源电压VGSn是决定管子截至还是导通的重要参数。 pMOS的特点：
阈值电压VTp小于0，典型值约-0.5~-0.8V。 VGSp < VTp ：导通 VGSp > VTp：截至 nMOS的特点： 阈值电压VTn大于0，典型值约0.5~0.7V。 VGSn>VTn：导通 VGSn<VTn：截至 2004.9 VLSI

47 nMOS增强型的阈值电压 nMOS增强型的阈值电压 Vi(A) VDD VDD 漏 NMOS ON Vi(A) + VGSn - 源 VTn
Vi(A) NMOS ON NMOS OFF 2004.9 VLSI

48 pMOS增强型的阈值电压 pMOS增强型的阈值电压 VDD - VGSp + Vi(A) 漏 源 地 VDD VGSp-│VTp│
Vi(A) pMOS OFF pMOS ON 2004.9 VLSI

49 一个理想的开关允许通过任何输入这个开关的电压，传送逻辑0和逻辑1的情况一样好。
CMOS传输门(TG) 一个理想的开关允许通过任何输入这个开关的电压，传送逻辑0和逻辑1的情况一样好。 nMOS、pMOS管的导通能力有限，不能使任意范围的电压通过源漏之间。 2004.9 VLSI

50 nMOS传送一个强的“0” nMOS传送一个强的“0”、一个弱的“1” 传送逻辑0 传送逻辑1 VGSn<VTn：截至
VDD + VGSn - in out Vin=0V Vout=0V VDD + VTn - in out Vin=VDD Vout=VDD-VTn 传送逻辑0 传送逻辑1 VGSn<VTn：截至 VGSn>VTn：导通 2004.9 VLSI

51 pMOS传送一个强的“1” pMOS传送一个强的“1”、一个弱的“0” 传送逻辑1 传送逻辑0 VGSn>VTn：截至
+ VGSp - in out Vin=VDD Vout=VDD + │VTp│ - in out Vin=0V Vout=VTp 传送逻辑1 传送逻辑0 VGSn>VTn：截至 VGSn<VTn：导通 2004.9 VLSI

52 CMOS传输门(TG) 传输门 S=0：Mp、Mn均截至，x不能传输到y S=1：Mp、Mn均导通，x=y 2004.9 VLSI

53 基于TG的MUX 2-1MUX S TG0 TG1 F 闭合 断开 P0 1 P1 2004.9 VLSI

54 基于TG的异或门和异或非门 异或门 异或非门 2004.9 VLSI

55 基于TG的或门 同时采用TG和FET的异或非门 或门 2004.9 VLSI

56 用传输门实现数据同步 2004.9 VLSI

57 4.5 基本门版图设计 反相器电路与硅片实现 缓冲器版图 带驱动的传输门版图 NAND2版图 NOR2版图 复合门版图 棍棒图 实际版图
4.5 基本门版图设计 反相器电路与硅片实现 缓冲器版图 带驱动的传输门版图 NAND2版图 NOR2版图 复合门版图 棍棒图 实际版图 欧拉（Euler）图 2004.9 VLSI

58 反相器电路与硅片实现 多晶 n+/p+ 金属 接触 n陷边界 2004.9 VLSI

59 反相器的另一种版图 2004.9 VLSI

60 共享电源和地的反相器版图 2004.9 VLSI

61 缓冲器版图 2004.9 VLSI

62 带驱动的传输门版图 2004.9 VLSI

63 NAND2版图 2004.9 VLSI

64 NOR2版图 2004.9 VLSI

65 NAND2与NOR2版图比较 2004.9 VLSI

66 三输入门版图 与非门 或非门 2004.9 VLSI

67 复合门版图 2004.9 VLSI

68 棍棒图 棍棒图：用不同的颜色表示不同的工艺层，布线为由颜色的 线并且服从构成芯片的规则。棍棒图帮用于快速完
成版图或用于研究较大的复杂布线问题。 多晶硅（栅）：红色 n+/p+（有源区）：绿色 n陷：黄色或其他颜色 金属1：蓝色 金属2：灰色或其他颜色 触点：黑色的叉号 2004.9 VLSI

69 棍棒图规则 红线与绿线交叉产生一个晶体管 n陷内红色在绿色之上为pFET，不在n陷内的为nFET 红色可以越过蓝色或灰色
蓝色可以越过红色、绿色或灰色 灰色可以越过红色、绿色或蓝色 从蓝色到绿色必须放置晶体管的接触孔 蓝色连接绿色必须通过通孔 蓝色连接红色必须使用多晶接触孔 2004.9 VLSI

70 棍棒图 实例 VDD VSS a b c d Stick diagram 2004.9 VLSI

71 实际版图 2004.9 VLSI

72 欧拉（Euler）图 顶点表示晶体管的漏、源 边表示晶体管本身。 任何一个CMOS电路都可转化为一个由边和顶点（节点）组成 的等效图 顶点
x y 顶点 边 2004.9 VLSI

73 欧拉（Euler）图 Euler图在晶体管公用漏/源区时有助于电路的布置和布线。
为建立Euler图，先从CMOS电路图开始选择一个起始顶点,可能的话，从该点开始走过整个图形，使每边只能通过一次，若能这样，图中的nFET/pFET就可共用n+/p+区。这样完成的图可以直接用来建立版图策略。 2004.9 VLSI

74 欧拉（Euler）图 2004.9 VLSI

75 欧拉（Euler）图→版图 2004.9 VLSI

76 4.5 其他CMOS逻辑结构 伪nMOS逻辑 三态电路 动态CMOS逻辑 钟控CMOS逻辑（C2MOS） 多米诺逻辑 2004.9 VLSI

77 标准CMOS逻辑结构 以反相器为基础而构成的逻辑电路称静态恢复逻辑电路。
所谓静态是指不存在预充电—放电机制。所谓恢复逻辑电路是指电路存在着一个逻辑电平噪声容限，当输入信号电平受到的噪声干扰小于规定的容限时，输出能恢复到确定的逻辑电平。 标准CMOS结构特点： P管阵列的逻辑结构正好是N管阵列的对偶：串联.并联 NMOS阵列是原量控制， PMOS阵列是非量控制， 因而，N型阵列和P型阵列可以接同一个输入信号。 电路中PMOS管的数目与NMOS管的数目相同。果输入变量共有k个，则总共需要2k个晶体管。 形成一种全互补电路。若一阵列是串联，则另一阵列必定是并联。 管子数量多，功能、集成度较低。 由于管子多，版图可能比较复杂。只有设计得当，版图才会有规则。 2004.9 VLSI

78 标准CMOS 6输入与非门 6输入与非门:有规则的管子版图排列 2004.9 VLSI

79 标准CMOS 6输入与非门版图 6输入与非门: 版图 2004.9 VLSI

80 4.5.1 伪nMOS一般结构 全互补CMOS电路的缺点是管子数太多。这么多的P管仅仅为了传输卡诺图中的互补项，能否省掉？ 能否象NMOS电路那样，用一个负载管替代？ 为此，美国 AT&T公司Bell Labs研制了一种新的电路， 称之为伪NMOS逻辑。 伪NMOS是属于CMOS工艺，但性能上与NMOS极相似，区别仅在于结构上有区别 2004.9 VLSI

81 伪nMOS一般结构 伪nMOS一般结构 伪nMOS反相器 VSGP 上拉 负载 pFET nFET 下拉 逻辑 电路 阵列 2004.9
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82 它的物理概念是这样的，在CMOS电路中，0.5Vdd是C 区的中心，是理论上的逻辑门限。作为一种CMOS反相器，
伪NMOS逻辑 它的物理概念是这样的，在CMOS电路中，0.5Vdd是C 区的中心，是理论上的逻辑门限。作为一种CMOS反相器， 如果输入超过0.5Vdd，则输出应低于0.5Vdd。若输入低于 0.5Vdd，则输出应高于0.5Vdd。为此，上述计算都以0.5Vdd为准。 然而，对于伪NMOS电路而言，P阵列与N阵列是不对 称的。当N阵列获得的有效栅压为（0.5Vdd . VTn）时，P阵列的有效栅压为（Vdd .|Vtp|），因而P管有较大的驱动力，P管的内阻减小，输出电平Vo升高。为了能使反相器的输出低于0.5Vdd，那么βn应比βp大6倍。因μn = 2.5μp，补偿掉一部分，故N型阵列的宽长比应比P型的大2.4倍以上。 2004.9 VLSI

83 管子数少。若组合逻辑共有k个输入变量，则伪NMOS逻辑只需要k+1个管子，同NMOS电路一样，比标准的CMOS要少得多。
静态功耗也同NMOS一样，因为P管总是导通的，很象耗尽管负载，有直通电流。而CMOS则是没有的。 2004.9 VLSI

84 伪NMOS反相器特征 1) P管作负载。 2) 栅极接地。 3）有效栅极电压： 4）P管做在N型衬底上或N阱中，衬底 加最高电压Vdd。
7）最佳尺寸比为2.4 : 1，N管比P管大。 2004.9 VLSI

85 NMOS反相器特征 耗尽型N管作负载 负载N管栅源短路。 Vgs=│VTdep│≈0.8Vdd 耗尽管是N型的，做在P型衬底上。
衬底加最低电位—地。 耗尽管的漏极接最高电位。 耗尽管有体效应。 最佳尺寸比为4 : 1， 增强管比耗尽管大。 2004.9 VLSI

86 伪NMOS与NMOS的差别 1）结构上的区别 2）工艺上的差别。 伪NMOS用CMOS工艺制造。 NMOS用NMOS工艺制造。
CMOS工艺中不存在耗尽型NMOS。当人们在CMOS电 路中想做一些模仿NMOS电路以节省一些管子时，只 有用伪NMOS电路实现它。附带的优点是负载管没有 体效应。 2004.9 VLSI

87 伪nMOS或非门、与非门 伪nMOS或非门 伪nMOS与非门 2004.9 VLSI

88 伪nMOS逻辑的AOI门电路 伪nMOS逻辑的AOI门电路 版图例子 2004.9 VLSI

89 三态电路 伪nMOS三态反相器 电路 版图 2004.9 VLSI

90 4.5.4 级联电压开关逻辑 （CVSL:Cascade Voltage Switch Logic）
级联电压开关逻辑 （CVSL:Cascade Voltage Switch Logic） 这是一类新的CMOS电路，是IBM公司在八十年代开发的。由于引出了一些新的概念，从而派生出一系列类似的电路。 电路中含有一个NMOS的组合网络，其中含有两个互补的NMOS开关结构，并交叉地连接到一对P管的栅极，构成一个有正反馈的网络。 当输入信号符合某个逻辑关系时，互补的NMOS开关就 动作，Q和Q就会拉高或拉低。由于Q和Q端交叉耦合， 正反馈加到两个P管，进行上拉，使得Q或Q迅速拉到Vdd。 2004.9 VLSI

91 当n1断开，n2闭合时，则Q↓，p1更加导通，Q↑，p2 趋向截止， 结果是:
CVSL电路基本原理 逻辑开关主要过程如下： 当n1断开，n2闭合时，则Q↓，p1更加导通，Q↑，p2 趋向截止， 结果是: Q→0，Q→ Vdd。 当n1闭合，n2断开时，则Q↑，Q↓，因交叉反馈，p1就趋于截止，p2趋于导通， 结果是： Q→ Vdd ，Q→0。 2004.9 VLSI

92 CVSL电路基本原理 可见，输出电压的摆幅很大，从0到Vdd和Vdd到0，与通常标准的CMOS电路一样。然而该电路的基本特点是，布尔表达式中的组合逻辑全部由NMOS电路完成的。通过反馈，利用P管把它拉到Vdd。而P阵列没有逻辑。这在制造工艺上将带来很大的好处。如，采用N阱工艺将少数P管做在阱内，大量的N管都可以做在阱外。此外，它同时输出原量Q和非量Q 。 2004.9 VLSI

93 为了进一步研究CVSL电路的特性，我们研究最简单的情况，假定组合网络中只含有两个NMOS开关，如图所示。
根据传输门理论，Q点与点Q的状态分别为： 它说明了Q点的状态由A控制，通过n2管传输0电平。同时，又由Q信号控制p2管，传输1电平。而Q点的状态不仅由A信号控制n1管，负责传0，而且还靠Q信号控制p1管，负责传输1电平。它们是交叉反馈，交叉控制的。 2004.9 VLSI

94 CVSL反相器原理 显然，只要A=1，n1管导通，Q为0，它加到p2管，使p2管导通，Q必然为1。而Q=1，又回过头来使p1管截止,对Q点无影响。同理，只要只要A=0，则n2管导通，Q显然为0，它加到p1管，使p1管导通，故Q必然为1。而Q=1，又回过头来使p2管截止，对Q点无影响。结果是: 2004.9 VLSI

95 由此可见，若不计及时延的话，Q与A同相， Q与A同相。代入传输门方程式，得：
CVSL反相器原理 由此可见，若不计及时延的话，Q与A同相， Q与A同相。代入传输门方程式，得： 显然，它是一对等价的CMOS反相器，如图所示。 一个输入为A，输出为Q 。 一个输入为A，输出为Q。 2004.9 VLSI

96 CVSL反相器: A=X1X2 令A=X1X2，则 ,代入，得:
这说明了在NMOS组合网络中，一支是加A信号的，即是串联的；另一支是加A信号的，即是并联的。如图所示。所以，它既是与非门，又是与门，分别可从端Q和Q端输出。 2004.9 VLSI

97 由此可见，同一个电路既可以是与非门，又是与门；它也可以是或非门，也是或门。故这类电路是一种多功能电路。
CVSL反相器: A=X1+X2 取A = X1 + X2则必有 。代入得 可以发现，同前面的情况完全一样，NMOS组合网络也是支串联，一支并联。不言而喻，其电路结构上与上例完全一样，仅仅把信号X1，X2与X1，X2 交换一下位置就行。 由此可见，同一个电路既可以是与非门，又是与门；它也可以是或非门，也是或门。故这类电路是一种多功能电路。 其实，这两条NMOS树枝中，一支代表N管，另一支代表P管。通过正反馈，把P支映射到P型阵列。 2004.9 VLSI

98 CVSL反相器: A = X1X2 + X3X4 取A = X1X2 + X3X4，则 如图所示。注意，为简明标识逻辑起见，图中的管子符
号被简化成了交叉线 显然，这个电路是由 一支串并联，另一支 并串联组成。可以获 得与或非、与或两种 功能。 2004.9 VLSI

99 CVSL反相器: A = X1X2+X3(X4+X5) 2004.9 VLSI

100 这两支传输门树枝都端接到地，即都传输0信号。
上面所有的例子都默认了两个限制： NMOS组合网络是由两支独立的树枝组成，其中一支代表着N阵列逻辑功能；另一支代表P阵列逻辑功能，彼此没有任何交叉链，因而所需晶体管的总数为2k+2。 这两支传输门树枝都端接到地，即都传输0信号。 2004.9 VLSI

101 CMOS电路有许多优点。但一般认为，与NMOS相比有两大缺
点： CMOS电路的速度比NMOS低。理由是根本性的。因为任何一级倒相器至少有两只管子，一只P管和一只N管，它们的栅极是连接在一起的，输入电容加倍，前级的充放电就慢多了。 CMOS电路所需的器件数多。一个倒相器要2只管子。一个逻辑电路需要设计两套逻辑函数，分别传送原函数和其补函数。因而，CMOS电路的逻辑冗余度较高。这不仅浪费了硅片面积，而且增加了不少互联任务，使性能降低。 2004.9 VLSI

102 为了克服这两个缺点，人们作了很多研究。 伪NMOS电路就是在这个指导思想下产生的。它只采用一个P管作为上拉负载，以代替全互补标准CMOS电路中的P阵列逻辑。但它带来一些类似NMOS倒相器所具有的那些缺点。增加了静态功耗，提高了输出低电平，降低了噪声容限。 CVSL为CMOS电路的实现，提出了一些新的概念，P管可用N管来等效，利用反馈来转化。从而带来一些新的优点。如，整个逻辑树都是N阵列，可以发挥N—Well工艺的优势。利用差分逻辑可以简化电路。可以同时提供原量和非量两种输出。但也带来一些新的缺点，如，增加了功耗，降低了速度。 2004.9 VLSI

103 必须指出，上述分析与比较都是以静态CMOS电路为准的。从七十年代后期起，一批动态CMOS电路崛起，无论是面积、速度，还是功耗，都远比静态电路优越，因而获得广泛的应用。
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104 动态CMOS电路例子 2004.9 VLSI

105 动态CMOS电荷分享电路 2004.9 VLSI

106 时钟控制CMOS(C2MOS) 2004.9 VLSI

107 C2MOS例子 2004.9 VLSI

108 C2MOS电路版图 2004.9 VLSI

109 多米诺逻辑 2004.9 VLSI

110 多米诺与门 2004.9 VLSI

111 多米诺链 多米诺链 2004.9 VLSI