第五章 存储器 本章要点： ♦ 现代高档微机系统的存储器体系结构 ♦ 半导体存储器的分类与选用原则 ♦ 存储器芯片与CPU的接口特性 第五章 存储器 本章要点： ♦ 现代高档微机系统的存储器体系结构 ♦ 半导体存储器的分类与选用原则 ♦ 存储器芯片与CPU的接口特性 ♦ 内存储器系统的构成原理 ♦ 高速缓存器（Cache)基本原理

存储器 存储方式 存储单元 8位二进制 字节 编号 地址

5.1.1 分级存储结构 1、存储器三个主要特性的关系 速度 容量 价格 位 ／ 寄存器 缓存 内存 磁盘 光盘 磁带 CPU CPU 主机 5.1.1 分级存储结构 1、存储器三个主要特性的关系 速度 容量 价格 位 ／ 寄存器 缓存 内存 磁盘 光盘 磁带 CPU CPU 主机 快 小 高 慢 大 低 外存

带缓存的PentiumIII处理器

2、存储系统的分层结构 CPU 主存 缓存 辅存 （速度） （容量） 缓存 主存 辅存 主存 主存储器 虚拟存储器 实地址 虚地址 物理地址 10 ns 20 ns 200 ns ms CPU 主存 缓存 辅存 （速度） （容量） 缓存 主存 辅存 主存 主存储器 虚拟存储器 实地址 虚地址 物理地址 逻辑地址

5.1.2 半导体存储器的分类与选用原则 1、分类及特点 2、选用原则 双极型 MOS型 只读存储器ROM 随机读写存储器RAM 顺序读写存储器SAM

5.1.2 半导体存储器的分类与选用原则 1、分类及特点 2、选用原则 ROM与RAM的选用 掩模ROM PROM ROM类型的选用 EPROM E PROM Flash ROM 2 ROM类型的选用 （4个层面） SRAM DRAM 内存条 RAM类型的选用 芯片型号的选用：速度、容量、价格

Flash ROM特点： 兼具EEPROM、SRAM和DRAM的优点 速度高、密度大； 非易失（掉电时信息不丢失）； 内含命令、状态寄存器，可在系统编程； 可整片/按扇区/按页面/按字节擦写； 有数据保护、保密能力。 Flash ROM应用： 主板、显卡BIOS 移动存储器 MP3播放器 数码相机、摄像机存储卡 嵌入式、便携式系统电子盘 典型Flash ROM芯片： SST28EF020（256KB) Intel28F032SA（4MB） ……

1、各种芯片的共性2、SRAM的接口特性3、DRAM的特殊性 5.1.3 存储器芯片与CPU的接口特性 ——设计/扩展存储器系统的基础 1、各种芯片的共性2、SRAM的接口特性3、DRAM的特殊性 ：动态刷新 DRAM存储条及其接口特性

1. 各种存储器芯片的接口共性 CPU DB AB CB相应线 关键：高低位AB如何划分 数据线 4类接口 地址线 信号线（电源线除外） 直连 数据线 DB 4类接口 信号线（电源线除外） 直连 地址线 低位 CPU AB 地址 译码器 片选线 高位 匹配 直连 根据译码方式的不同，可有三种常用片选控制方法： 1、线选法 2、全译码法 3、局部译码法 读/写控制线 CB相应线 不匹配 等待产生电路

例：数据线、地址线、片选线和读\写控制线的连接示例 关键是片选线的选择问题！

(1).线选法 除将低位地址线直接接片内地址外，把余下的高位地址线分别作为各个存储器芯片内片选控制信号。 常用片选控制方法： 线选法 A10～A0 2KB(1) 2KB(2) 2KB(3) 2KB(4) 2KB(5) CS A11 A12 A13 A14 A15 线选法 局部译码法 全译码法 注意：片选地址线每次寻址时只能有一位有效，不允许同时有多位有效。

(2).局部译码法 对高位地址总线中的一部分(而不是全部)进行译码，以产生各存储器芯片的片选控制信号。 常用片选控制方法： 线选法 A11～A0 4KB (1) (2) (8) CS Y0 Y1 Y7 译 码 器 A15～A12 线选法 局部译码法 全译码法 中任三根 当采用线选法地址线不够用，而又不需要全部存储空间的寻址能力时，可采用这种方法。

(3).全译码法 对高位地址总线全部译码，译码输出作为各芯片的片选信号。 常用片选控制方法： 线选法和局部译码法虽电路简单，但都存在地址重叠和地址不连续问题，使寻址空间利用率降低，所以一般多采用全译码法。 线选法 局部译码法 A11～A0 A15～A12 译 码 器 4KB (2) (16) CS Y0 Y1 Y15 全译码法 4KB (1) back

2. SRAM接口特性 常用6个MOS管来构成一个存储基元（即存储一位二进制数的电路单元。 T1，T2组成双稳态触发器；T3，T4作为阻抗；T5，T6作为存储基元的选中开关 。

2. SRAM接口特性 典型的SRAM有2114(1K4位)，6116(2K×8位)，6264 (8K×8位)，61256(32K×8位)等。 2114 SRAM芯片逻辑表示 引脚说明 back

3. DRAM接口特性 （1）DRAM的分类与工作原理 四管动态存储电路 单管动态存储电路： 由一个MOS管和一个电容组成 写操作：给字线加高电位，选中该存储基元。若写入1，则给位线加高电位，电容C充电；否则给位线加低电位，电容C放电。 读操作：选中该存储基元，然后检测位线上的输出信号。若为高电位，则表示读出1；否则读出0。 在DRAM芯片工作过程中，如果某些存储单元未被选中，电容被隔离，由于漏电流的存在，电容上的电荷会缓慢丢失。为了保证存储信息的稳定性和正确性，需要每隔一段时间给电容补充电荷，这个过程称为刷新。

3. DRAM接口特性 DRAM存储条： SIMM(单列直插内存模块) 30脚内存条——8（＋1）位 SIMM 72脚DRAM(或)EDO内存条——32（＋4）位 DIMM(双列直插内存模块)168脚SDRAM内存条——64（＋8）位 DDR/DDR2(双倍速率同步动态随机存储器) 184脚SDRAM内存条——DIMM速率的2/4倍 RDRAM(RAMBUS DRAM) 184脚内存条

SIMM DIMM

动态 RAM 和静态 RAM 的比较 主存 DRAM SRAM 缓存 存储原理 电容 触发器 集成度 高 低 芯片引脚 少 多 功耗 小 大 价格 低 高 速度 慢 快 刷新 有 无

5.2 内存储器系统的构成原理 ——用M芯片构成M系统 确定结构 —— 单体？多体？ 三项任务 选择芯片 设计接口 —— 关键 对8位机，单体 对32位机，4体 对16位机，双体 ▪▪▪▪▪▪ 确定结构 —— 单体？多体？ 三项任务 选择芯片 设计接口 —— 关键

5.2.1存储器结构 80X86系列：芯片—模块—存储体 1、顺序方式（高位交叉编址）

2、交错方式（低位交叉编址）

比较：高位交叉编址和低位交叉编址方式 高位交叉编址：优点是可靠性高，一个存储器模块失效只会影响存储空间的1/N部分，不在这一部分的程序和数据照常工作，但是发生访问冲突的概率高。增添模块扩充方便。 低位交叉编址：可以将连续的指令和数据存储在不同的存储器模块中，有利于减少访问冲突。但是可靠性差，一旦一个存储体失效，整个存储空间将出现故障。

80286存储器结构         000003 000002 000001 000000 A1~A23 地址总线 BHE 80286 D0~D15 地址 锁存器 BHE A0 奇数存储体 FFFFFE FFFFFF FFFFFC FFFFFD         000003 偶数存储体 000002 000001 000000 D0~D7 数据总线 D8~D15

386/486存储器结构 存储体0 存储体1 存储体2 存储体3 A2~A31 BHE 80386 /80486 BE0  BE3 D0~D31 A2~A31 地址 锁存器 BE0 存储体0 存储体1 存储体2 存储体3 BE1 BE2 BE3 D24~ D31 D0~D31 D0~D7 D0~D7 D0~D7 D8~D15 D16~D23 数据收/发驱动器

5.2.2（8位）单体存储器的设计： • 芯片选择 • 位、字扩展 • 接口设计 ——重点是在地址分配基础上的地址译码 通过位扩展，满足（8位）字长要求 通过字扩展，满足字数（地址单元数）要求 • 位、字扩展 与地址总线的连接/转换 与控制总线的连接/转换 与数据总线的连接/转换 • 接口设计 ——重点是在地址分配基础上的地址译码

1、位扩展 用32K×4位的SRAM芯片通过位扩展构成32KB(32K×8位)存储器

2、字扩展 用2K×8位的SRAM芯片或存储组构成一个8KB的存储器

3、字、位同时扩展 用8K×4位存储芯片设计一个48KB容量的8位单体存储器

例 题 CPU: 地址总线有16根；数据总线8根； 控制信号： 访问存储器控制信号：MREQ 读写控制信号：WR 可选择存储芯片： RAM: 1K*4, 4K*8, 8K*8 ROM: 2K*8, 4K*8, 8K*8 要求地址分配： 6000H~67FFH，系统区ROM 6800H~6BFFH，用户区RAM 请设计出CPU和存储器的连接图。

解: 6000H~67FFH， ROM； 6800H~6BFFH，RAM (1) 写出对应的二进制地址码 ROM 1片 2K×8位 A15A14A13 A11 A10 … A7 … A4 A3 … A0 0 1 1 0 0 0 0 0 2K×8位 … 0 1 1 0 0 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 1K×8位 … 0 1 1 0 1 0 1 1 1 1 1 1 RAM 2片1K×4位 (2) 确定芯片的数量及类型 RAM: 1K*4, 4K*8, 8K*8； ROM: 2K*8, 4K*8, 8K*8

(3) 分配地址线 0 1 1 0 0 0 0 0 A15 A13 A11 A10 … A7 … A4 A3 … A0 … 0 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 2K × 8位 1片 ROM 1K × 4位 2片RAM C B A A10~ A0 接 2K × 8位 ROM 的地址线 A9 ~ A0 接 1K × 4位 RAM 的地址线 (4) 确定片选信号

CPU 与存储器的连接图 & … … … … … … … … … … … … MREQ A14 A15 A13 A12 A11 A10 A9 D7 D4 D3 D0 WR G1 C B A G2B G2A Y5 & Y4 … … … … PD/Progr 2K ×8位 ROM 1K ×4位 RAM … … … … … … …

地址分配与地址译码、设置的一般方法： （举例说明） （2）根据选定的存储芯片，画出地址分配图； （3）选择译码器件； （1）根据实际存储器容量要求，在系统存储空间中分配（确定）存储地址范围； （2）根据选定的存储芯片，画出地址分配图； （3）选择译码器件； （4）根据地址分配图和译码器件，画出相应地址位图，以此确定选片和选片内单元的地址线； （5） 画出片选译码电路。 （举例说明）

【例1】为某8位微机(地址总线为16位)设计一个12KB容量的存储器，要求EPROM区为8KB，从0000H开始，采用2716芯片（2K 【例1】为某8位微机(地址总线为16位)设计一个12KB容量的存储器，要求EPROM区为8KB，从0000H开始，采用2716芯片（2K*8）；RAM区为4KB，从2000H开始，采用2114（1K*4）芯片。 解：存储器容量、存储空间的位置及存储芯片均给定， 故设计工作从上述步骤（2）开始。 1.根据要求列出存储器地址分配表(也可画出存储单元地 址分配图)： 容量分配 芯片型号 地址范围 2KB 2716 0000～07FFH 1KB 2114 2000～23FFH 0800～0FFFH 2400～27FFH 1000～17FFH 2800～2BFFH 1800～1FFFH 2C00～2FFFH

2.选择译码方案及译码芯片，画出地址位图，进而 画出片选译码电路 2.选择译码方案及译码芯片，画出地址位图，进而 画出片选译码电路 两种方案 一次（分别）译码方案 二次（统一）译码方案 方案一：ROM、RAM分别译码方式 选用74LS139中的两个2-4线译码器对ROM和RAM分别进行选片译码，根据地址分配表可画出ROM、RAM两个地址位图。

(a) ROM地址位图 外译码(选片) 译码 允许 输入 内译码(选单元) (全0到全1) A15 A14 A13 A12 A11 A10 1 ROM(1) ROM(2) ROM(3) ROM(4) (全0到全1) 0000～07FF 0800～0FFF 1000～17FF 1800～1FFF (a) ROM地址位图

(b) RAM地址位图 外译码(选片) 译码允许 译码 输入 内译码(选单元) (全0到全1) A15 A14 A13 A12 A11 1 RAM(1) RAM(2) RAM(3) RAM(4) (全0到全1) 2000～23FF 2400～27FF 2800～2BFF 2C00～2FFF (b) RAM地址位图

注意： ROM区和RAM区的“片”地址不同，造成了 地址位图上用于芯片内部译码和外部译 码的地址线数目不同； 外部译码的译码输入线和译码允许地址 线的逻辑值也不同。

根据地址位图，可画出产生存储器片选信号的译码电路： A15 A14 A13 A12 A11 A10 MREQ & E A B 1 2 3 0000～07FF 0800～0FFF 1000～17FF 1800～1FFF 2000～23FF 2400～27FF 2800～2BFF 2C00～2FFF 去4片 ROM2716 芯片CS RAM2114 74LS 139 1 方案一的片选译码电路

方案二：二次译码方式 先以2K个地址为单位进行“一次译码”，得到一些片地址为2K的片选信号；

ROM区 RAM区 方案二的地址位图 外译码 内译码 译码允许 译码输入 A15 A14 A13 A12 A11 A10 A9 A8 A7 1 0000～07FF Y0 Y1 Y2 Y3 0800～0FFF 1000～17FF 1800～1FFF 2000～23FF 2400～27FF 2800～2BFF 2C00～2FFF 2000～27FF 2800～2FFF Y4 Y5 二次译码 方案二的地址位图

方案二的片选译码电路 & A11 A12 A13 A14 A15 A10 MREQ A B C E1 E2 E3 Y0 Y1 Y2 Y3 74LS 138 0000～07FF 0800～0FFF 1000～17FF 1800～1FFF 2000～27FF 2800～2FFF & 2000～23FF 2400～27FF 2800～2BFF 2C00～2FFF 去4片 ROM CS RAM 方案二的片选译码电路

方案二： MREQ AB0～15 A10 A11 A12 A13 A14 A15 1 2 3 4 5 6 7 A B C E1 E2 E3 1 2 3 4 5 6 7 A B C E1 E2 E3 74LS138 DB0～7 & MEMW 2716 CS A0～A10 D0～3 A0～A9 2114 WE D4～7 方案二：

实际上，也不一定要按前述 一般方法按部就班地设计，而可 以边分析，边设计、画图。 （举例）

【例2】试用8K×4位存储芯片设计一个48KB容量 的 8位单体存储器。设地址总线为A19—A0 ,存储 器起始地址为90000H。 解：（1）位扩展——确定芯片数/组，满足字长要求； （组内各芯片CS端并联，数据线分联） （2）字扩展——确定组数，满足容量要求； （各组CS端分联，对应数据端并联） （3）选择译码芯片，进行地址译码设置 ——满足地址范围要求； （4）直接画出接口连接图。

【例2】设计结果图： ⃘ CS （11） 8kx4位 （12） （2） （1） 74LS138 A18 A17 A16 A15 A14 ● A18 A17 A16 A15 A14 A13 A19 MR MW D7D0 A12 A0 | D7D4 D3D0 Y7 Y1 Y0 . Y2 Y5 G1 C B A G2A G2B &

*5.2.5 存储器扩充寻址 常见的扩充寻址法有： 多存储器模块扩充寻址 存储器地址变换及管理单元(MMU)扩充寻址 当实际存储容量要求超过微处理器的地址线所能提供的最大寻址范围时，或者几个微处理器需要共享某一存储区域时，常采用扩充寻址法。 常见的扩充寻址法有： 多存储器模块扩充寻址 存储器地址变换及管理单元(MMU)扩充寻址

基本思想(以具有16根地址线的8位微机系统为例)： 1.多存储器模块扩充寻址 基本思想(以具有16根地址线的8位微机系统为例)： ① 将存储器划分为若干个64K(216 )地址容量的存储 模块； ② 每个存储模块内部的寻址信号仍由16位地址总线 控制而每个存储模块的选择，则由块选控制逻辑 提供的块选控制信号决定。 ③ 访问某个存储单元时，必须经过两次地址译码： 一次译码送出一个块选控制信号，选中该存储单 元所在的存储模块；二次译码选中该模块的存储 单元，进行读写操作。

原理框图： 8位 CPU 16 8 或16 AB I/O指令 块选控制逻辑 存储模块 0 存储模块 1 存储模块 7 1 7 IOW DB 存储模块 0 存储模块 1 存储模块 7 1 7 IOW DB MR/W CB

块选控制逻辑： RESET DB0～7 AB0～7 IOW port D0 ～ D7 CP R Q0 Q1 Q7 数 据 锁 存 器 1 7 地址译码 port D0 ～ D7 CP R Q0 Q1 Q7 数 据 锁 存 器 1 7 选体信号 如74LS273 MOV AL,01H OUT port,AL 块选控制逻辑实际上就是一个I/O数据锁存器，其位数等于存储模块个数，CPU通过向其端口写入选择某一存储器模块的控制字来选中所要访问的模块，同时禁止其余模块被访问。

基本思想： 2.利用存储器地址变换及管理单元(MMU)扩充寻址 利用MMU将来自CPU的m位地址变换成n位(n>m)地址。前者m位地址称为逻辑地址，后者n位地址称为物理地址。逻辑地址到物理地址的变换通过MMU中的映象控制完成。

原理框图： DB CB 存储器逻辑 MMU映像 存储器物理 CPU AB AB m位 n位 物理存储器 I/O总线 用MMU扩充寻址的原理

假设m=16，n=18，则地址变换过程如图： 逻辑地址,16个4K字节 物理地址,64个4K字节 A15 A12 A11 A0 Y X 映象表 逻辑地址,16个4K字节 物理地址,64个4K字节 1 2 14 15 Z A17

将逻辑地址的低位直接送入存储器作为物理地址的低位，而高位作为映象表的输入；经过映象变换后，将扩充后的地址位输出用作物理地址的高位。 由例可见，地址变换的方法一般是： 将逻辑地址的低位直接送入存储器作为物理地址的低位，而高位作为映象表的输入；经过映象变换后，将扩充后的地址位输出用作物理地址的高位。 低位、高位的划分则要根据具体要求而定。

5.3 高速缓存器（Cache)基本原理 为了解决“主存储器的速度始终赶不上处理器的速度”的问题，在主存和处理器之间增加一级高速缓冲存储器Cache是一种非常有效的办法。 Cache一般采用静态RAM实现，容量小于主存容量，因此速度大大高于基于动态RAM的大容量主存。

5.3.1 高速缓存器（Cache)基本结构 1、地址索引机构和相联存储器 2、置换控制器和置换算法（FIFO和LRU，硬件实现） 3、页面调度和映像方式 CPU 段(页)地址 地址索引机构 命中 高位地址 低位地址 地址总线 数据总线 置换 控制器 高速缓冲 存储器 内存

5.3.1 Cache 的基本结构 由 CPU 完成 N 主 存 Y CPU 地址总线 数据总线 Cache 替换机构 可装进？ 命中？ 地址映象 变换机构 主 存 访问主 存替换 存储体 块号 块内地址 直接通路 访问主存装入Cache N Y CPU 主存地址 地址总线 Cache地址 由 CPU 完成 主存Cache 地址映象 变换机构 Cache 替换机构 Cache 存储体

5.3.2 Cache 与内存映象方式 1.全关联方式 2.直接映射方式 3.分组关联方式 Cache和内存均分为若干个字节数相同的页，内存中的任一页都可被调入Cache的任一页中，所调入页的页号需全部存入地址索引机构中。 2.直接映射方式 Cache中全部单元固定地划分成页，主存则划分成段，段再划分为与Cache数量和大小相同的页，Cache中的各页只接收主存中相同页号的内容。 3.分组关联方式 这是前两种方式的折衷：Cache和内存都分成对应的若干组；然后，组间直接映射，组内全关联映射。允许不同段中相同页号的内容同时存放在Cache中。

1.全关联方式 back

2.直接映射方式 back

3.分组关联方式

三种映象方式的比较 小结 成本高 不灵活 直接 全关联 分组关联 某一 主存块 只能固定 映射到 某一 缓存块 某一 主存块 能 映射到 任一 缓存块 某一 主存块 只能 映射到 某一 缓存 组 中的 任一块

5.3.3 Cache读/写过程： 1.读过程： 主控器(如CPU)在将主存地址送往主存、启动主存读的同时，将主存地址也送往Cache，按所用的映像方式从索引机构中提取Cache地址(如页号与页内地址)。 从Cache中读取内容，并将相应的Cache标记与主存地址中的主存页标记进行比较。 如果二者相同，访问Cache命中，将读出的数据送往访存源，不等主存的读操作结束，就可以继续下一次访存操作。 如果二者不同，表示本次访问未命中，则从主存中读出，并考虑是否需要更新Cache页内容。

Cache的读过程 CPU发出访问主存的地址 这个主存地址Cache也同时收到 MM CPU Cache 若目标数据在Cache中(命中)则Cache将先于主存把数据送往CPU 若Cache没命中则主存迟早会把目标数据送往CPU

5.3.3 Cache读/写过程： 1.写过程： 当对Cache的写操作命中时，如何确保它与相对应的主存单元内容之间的一致性，使系统运行不出错，是个至关重要的问题。 Cache的三种写入方法： （1）通写法（写直达法） （2）改进通写法 （3）回写法（写回法）

保持Cache副本和内存原本一致的方法： 存，使内存中始终保持最新数据。 这种方法的优点是Cache中任意页的内容都可被随时覆盖，不会造成数据丢失；缺点是增加了写内存的等待时间，降低了系统性能。 2.改进通写法--如果对Cache写入的后面紧接着进行的是读操作，那么在主存写入完成前即让CPU开始下一个操作，这样就不至于造成时间上的浪费； 如果前后两个操作都是对Cache的写，或者虽然是读，但对Cache的寻址没有命中时，仍需在CPU写主存时插入等待周期。 这种方法与通写法比，有利于改善系统性能。

保持Cache副本和内存原本一致的方法： 发生过对它的写操作，在该页被覆盖前必须将其 内容写回到对应的内存位置中去：如没有被改写， 无需回写，可直接淘汰。 这种方法速度比通写法快，但结构要复杂得多。

5.4 虚拟存储器管理机制 实际中，存在一个程序及数据比内存储器RAM的容量还大，使程序无法运行的情况，如果完全靠增加实际可寻址的内存空间的方法来解决，则不仅造价高，存储器利用率低，而且还会给计算机设计带来许多困难，所以采用虚拟存储器。 两个问题： 1、地址映象方式：段式、页式和段页式管理思想 2、程序定位：虚拟地址向物理地址的转换

虚拟存储器的映象管理方式： （1）段式管理：段式管理的虚拟存储器是以各级存储器的分段作为内存分配、管理和保护的基础。段的大小取决于程序的逻辑结构，可长可短，一般将一个具有共同属性的程序代码和数据定义在一个段中。 （2）页式管理：页式管理的虚拟存储器将虚拟存储空间、内存空间和辅存(外存)空间划分成固定大小的块/页，然后以页为单位来分配、管理和保护内存。每个任务或进程对应一个页表(Page Table)。 （3）段页式管理：段页式管理虚拟存储器在分段的基础上再分页，即每段分成若干个固定大小的页。每个任务或进程对应有一个段表，每段对应有自己的页表。

1、段页式管理思想 80486存储器分段分页机制示意图 虚拟地址空间是二维的，而线性地址空间和物理地址空间都是一维的。

3、分页是存储器管理机制的第二部分，它把线性地址空间中的任何一页映射到物理空间的一页。 2、分段是虚拟存储器管理机制的基础。 每个段均由三个参数定义： ①段基地址--线性空间中段的开始地址 ②段的界限--段内可以使用的最大偏移量 ③段属性--如可读出或写入段的特权级 以上三个参数均存储在段的描述符中。 3、分页是存储器管理机制的第二部分，它把线性地址空间中的任何一页映射到物理空间的一页。

课堂讨论题 【讨论题1】试用16K×8位的ROM和16K×4位的RAM芯片，为某地址总线为20位的8位微机设计一个80KB容量的存储器，要求ROM为32KB，从00000H开始;RAM为48KB , 紧接ROM开始。

讨论题解： 【讨论题1】试用16K×8位的ROM和16K×4位的 RAM芯片，为某地址总线为20位的8位微机设计一个80KB容量的存储器。要求其中ROM为32KB，从00000H开始；RAM为48KB ,紧接ROM开始。 解：1） 分别确定ROM和RAM的芯片组数与每组 芯片数： ROM——2组，1片/组 RAM——3组，2片/组 2）选择译码方案和译码芯片，进行地址译码设置 ——可ROM、RAM用一个译码芯片一起译码， 也 可两者用两个译码芯片分别译码。 （设用一个74139一起译码，边分析，边设计画图）

讨论题1地址分配（每组16K）： 芯片组 地址范围 1组ROM 00000H——03FFFH 2组ROM 04000H——07FFFH 1组RAM 08000H——0BFFFH 2组RAM 0C000H——0FFFFH 3组RAM 10000H——13FFFH 注意:1组ROM和3组RAM的共性与区别！

讨论题1电路图 14 14 8 4 MW A15 A14 Y0 Y1 Y2 Y3 Y4 E B A 74LS139 & CS OE RAM1 D0～D7 8 OE ROM1 （16KB） ROM2 RAM1 WR RD RAM3 RAM5 RAM2 （16KX4） RAM4 RAM6 A16 4 D0～D3 D4～D7 MR 14 & A19 A18 A17

【讨论题2】下图为8086存储器的部分接口连线图， 试分析写出： （1）存储体M1的寻址范围； （2）存储体M0的寻址范围； （3）存储器的总容量。 16 CS A15~A0 M1 D7~D0 CS A15~A0 M0 D7~D0 ≥1 1 & A16~A1 BHE A0 M/IO A17 A18 A19 D15~D8 D7~D0 16 16 8 8

解： 由图可知，此存储器系统采用双体存储器结构，其中：A0用于选偶存储体M0 ，BHE用于选奇存储体M1。分析知： 当A19A18A17A0 BHE M/IO=1100 11时，选中M0； A19A18A17A0 BHE M/IO= 1101 01时，选中M1； A19A18A17A0 BHE M/IO=1100 01时，同时选中M0、M1。 于是由A16～A1用于片内地址选择可得： ⑴ M1的寻址范围为：C0000H～DFFFFH的奇地址 ⑵ M0的寻址范围为：C0000H～DFFFFH的偶地址 ⑶ 存储总容量=217B=128KB

本章总结 存储器的分层结构； 存储器的分类； 存储芯片介绍； 存储器扩展技术（位扩展、字扩展）； 存储器的寻址方式； Cache技术