下線申請相關注意事項 國家晶片系統設計中心 晶片實作技術課 2018/03/31 CIC CONFIDENTIAL - 2018/9/21 - P.1

Outline 各製程相關注意事項 下線申請事前注意事項 TN40G………………………………………………………………………………………………………..3 TN90GUTM與RF、MSG製程差異說明及比較表.............................................4 TN90GUTM............…………………..……………….………….......................................6 TN90GUTM with Cell-Based Flow.............................................................8 T18.…………….…………………………….…………….…….....................................................13 MEMS18….....................………………………….......………....………………….....................21 SiGe18..……........…………………………….....………………………….............................23 D35...…………………………………………......……………………...............................24 0.35m Multi-Option MEMS.……………....…………….....…………......................27 P15......……………………………………………………....…………...........................28 GaN25………………………………………………………………………………………………………30 T25HVG2...…….………………………………………………....…….........................31 GIPD...…..…………………………………………………………................................33 U18...................................................................................................34 U18 with Cell-Based Flow...................................................................39 T50UHV………………………………………………………………………………………............41 下線申請事前注意事項 加入會員..…………………………………........................................................45 教育性申請修課學生點名單範例………………..........…......………….....................46 106年度晶片製作申請無法受理與下線原因……...................................................47 其他注意事項……...............…………………………………..…...........................51 CIC CONFIDENTIAL - 2018/9/21 - P.2

TN40G製程注意事項 本製程為台積電提供的40 nm , 是從45 nm 微縮 90% 而來, 故製程技術為40 nm, 製程 名稱"TSMC 45 nm CMOS LOGIC General Purpose Superb (40G) ELK Cu 1P10M 0.9/2.5 V" 是台積電原廠shuttle的名稱。 TN40G使用1P9M_6X2Z(並非使用1P10M)，提供9層銅金屬(M1~M9)及AL_RDL (AP) 可用於走線。核心元件電壓為0.9 V，IO元件電壓為2.5 V，注意：不提供1.2 V及1.8 V 元件，請勿誤用。 請詳閱EDA cloud上的文件: TN40G_CIC_Training_Course_20160705.pdf 本製程有微縮，實際製作出的尺寸將為layout尺寸的90%。 務必執行Wirebond DRC, 確定無CB.EN.1 與AP.EN.2 的錯誤。 本製程無DRC可忽略項目，下線時請修正所有DRC錯誤；若無法全數修正，或是因佈 局設計上考量需違反DRC，請填寫“晶片製作需違反DRC申請表”後E-Mail給工程師， CIC將詢問原廠是否可忽略；並在下線申請之“設計內容電子檔”內詳細說明必須違 反之DRC項目，及必須違反該DRC的原因及佈局截圖等可供參考之資訊。 目前DRC Command file資訊: CN45_9M_6X2Z.24c 03/01/2017 如有TN40G製程技術相關問題，請洽詢製程負責工程師: 柯鈞琳先生 ，E-mail : clko@narlabs.org.tw ，電話：03-5773693 ext.217 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.3

TN90GUTM與RF、MSG差異說明 製程選擇建議： TN90GUTM將涵蓋RF、Analog、Mixed-Signal與Logic Circuit之電路應用需 求，提供Cell-Based Replace，操作電壓為1.0V/3.3V。 TN90RF建議用於不需Cell-Based之電路，且操作電壓1.2V/2.5V之RF、 Analog、Mixed-Signal、Logic Circuit 。 TN90MSG建議用於需使用Cell-Based Replace的電路，操作電壓1.0V/3.3V之 Analog、Mixed-Signal、Logic Circuit。 TN90GUTM為General Purpose的製程，提供MOS、電阻、電感、電容的RF model，亦相容於一般Pure Logic製程；而TN90RF為 Low Power的製程，有RF model ，TN90MSG為General Purpose Mixed-Signal的製程，相容於一般Pure Logic設計，但無RF model。 TN90GUTM與TN90RF的Top Metal厚度為UTM(Ultra-thick Top Metal)，而 TN90MSG為Thick Metal，因此兩者在Design Rule方面將有所差異，且 TN90MSG沒有提供電感的model。 TN90RF不提供Cell-Based Replace，因此無法適用CIC提供之Cell-Based Flow， 若使用到Cell-Based Flow請改用TN90GUTM或TN90MSG。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.4

TN90GUTM與RF、MSG製程比較表 TN90RF TN90MSG TN90GUTM Core電壓 1.2V 1.0V IO電壓 Cell-Based Flow No Yes RF Model Poly/Metal數 1P9M M9厚度 UTM Thick Metal M8~M1厚度 相同 MIM電容 1.5fF/um2 Process Type Low-Power General-Purpose Standard Vt 較高 較低 同TN90MSG fT, fmax Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.5

TN90GUTM製程注意事項(1/2) 1. TN90GUTM提供為1P9M之銅製程，屬於General Purpose標準製程。 2. 晶片建議(鼓勵)加上corner和seal ring保護晶片，防止切割造成損傷，CIC已提供L- mark sample gds檔案(N90SR_3XTM_L-mark_UTM_20080402.gds.tar.gz)，可依照 layout大小，自行調整seal ring的長寬。 3. 因TSMC標準生產流程規定，故需符合Metal/Poly/OD density，已提供dummy generation utility輔助填補density。density過高或不足可能造成申請案件不被受理。 4. TSMC的DRC標準以最新版之design rule為準，故TN90GUTM製程以T-N90-LO- DR-001為標準（CIC公佈之最新版本為Ver 2.3），日後若有爭議將以此作為判斷標準。 5. 請注意WPE and LOD effect對元件特性的影響，可參考T-N90-LO-DR-001 Ver 2.3 P263, P266。 6. 本製程之PAD製作流程採用WB1(T-000-CL-DR-017 Ver 1.1 P50)，PAD layout畫法， 可參考P57、P58 、P60，或以PDK中cell name: N90CUP_PAD_CB44_RF作為範例來 修改。 如有TN90GUTM製程技術相關問題，請洽詢製程負責工程師 : 尹炳業 先生，E-mail : pyyin@narlabs.org.tw，電話：03-5773693 ext.191 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.6

TN90GUTM製程注意事項(2/2) 7. TN90GUTM提供1P9M(single poly, 9 metal layers)，僅有9層metal可供佈線 (M1~M9)，並無M10(=AP_MD)可用。所看到的AP層，僅會存在PAD上(without RDL) 。 8. CIC於2012年底發佈的“原DRC假錯網頁修改公告”中，現行TN90製程已無所謂的 假錯或可忽略項目，請盡量的進行DRC錯誤修正；若已達到無法全數修正或是有佈局 設計上考量，請填寫“晶片製作需違反DRC申請表”後 E-Mail給工程師，並在下線申 請之“設計內容電子檔”內詳細說明必須違反之DRC項目，及必須違反該DRC的原因 及佈局截圖等可供參考之資訊。 9. 使用CBDK_TSMC90GUTM_Arm_v1.0 IO Library請確認左下角Corner Cell擺放位 向是否為R0。 10. CBDK_TSMC90GUTM_Arm_v1.0 相關可容許DRC錯誤, 已附於 CBDK_TSMC90GUTM_Arm_v1.0 內的KNWON PROBLEMS AND LIMITATIONS.txt 內, 請參考該檔案。 11. 其餘項目均與TN90MSG雷同, 只需將M9的選項改成UTM層。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.7

TN90GUTM with Cell-Based Flow製程注意事項(1/5) 1. TN90GUTM提供為1P9M之銅製程，屬於General Purpose標準製程。因TSMC已 將90nm製程大部份文件合併，TN90GUTM注意事項3~7項在TN90GUTM with Cell- Based Flow也必須遵守。 2. TN90GUTM製程使用Cell-Based Flow之設計案，如需CIC進行Replace動作，一律 由CIC代填Dummy Pattern，填補的Dummy Pattern將包含OD/Poly/Metal 1~9 Dummy，以符合OD/Poly/Metal Density Rules。 3. TN90GUTM製程使用Mixed-Signal Flow之設計案，其內部Full-Custom Flow區域 必須由設計者自行填補Dummy Pattern，並於外框自行加上Layer 150 Datatype 1~9、 20、21的Dummy Block Layer，共11層Layer，以避免使用填補程式後，重覆填補 Dummy Pattern於Full-Custom Flow區域內而影響電路特性。而Cell-Based Flow區 域需Replace者，則一律由CIC代填OD/Poly/Metal Dummy；不需Replace者則全由 設計者自行填補。 4. 以上填補Dummy Pattern 文件可參考CIC Document : T18 Application Note的 CIC-CIS-2009-MA40_P。此外使用Cell-Based Flow或Mixed-Signal Flow之設計案， 必須通過CIC Queue Server將core cell、IO cell、memory cell 皆replace為真 layout的全晶片線上DRC驗證後，才可下線。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.8

TN90GUTM with Cell-Based Flow製程注意事項(2/5) 5. TN90GUTM製程使用Cell-Based Flow或Mixed-Signal Flow之設計案， 打線圖的 晶片Layout請使用實體開啟的Layout來標示打線，如此封裝廠商才能依據Layout IO Pad打線頭的實體位置與形狀實施打線作業 。 6. 針對Cell-Based Flow或Mixed-Signal Flow之設計案，若在晶片左下方的IO Pad有 使用90nm Cell-Based Design Kit 1.0 (TSMC/ARM)的IO Pad者，在Queue Server執 行DRC驗證時，務必加上 -addTagCell 的參數使晶片左下角出現CIC辯識層，以利打線。 要能看到打線頭的實體形狀 晶片實際下線後，CIC會在左下角增加一個斜角辯識層，以利打線。 晶片左下方的IO Pad有使用90nm Cell-Based Design Kit 1.0 (TSMC/ARM)者 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.9

TN90GUTM with Cell-Based Flow製程注意事項(3/5) 7. 由TN90MSG-100A開始，使用90nm Cell-Based Design Kit 1.0 (TSMC/ARM)，需 下載CBDK_TSMC90G_Arm_v1.0.tar.gz，內含新版本ESD I/O PAD，並採用 CUP(Circuit Under Pad)的排列方式，所有PAD開窗位置皆在ESD電路上，可大量減少 佈局面積。 8.新的IO PAD在使用上，每一組power domain只能有唯一的一個PVDD2POC_33電 源PAD，此PAD有啟動控制I/O電源功能，否則PAD都無法動作。 9. 使用90nm Cell-Based Design Kit 1.0 (TSMC/ARM) Core的Standard Cell Library 做APR設計時，請在APR做完之前確認是否已加入Core Filler的Cell，並且要注意您的 Core Filler Cell Name必須和Cell-Based Design Kit裡面的Core Filler Cell Name相同。 如果沒有加入或是名稱不同，CIC將您的設計Replace為真實Layout後，會導致 Standard Cell之間的N-well斷開，而出現無法允許的DRC錯誤。同學下線前，必須利 用CIC Queue Server做線上DRC檢查，以避免此錯誤的發生。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.10

TN90GUTM with Cell-Based Flow製程注意事項(4/5) 10. 使用使用90nm Cell-Based Design Kit 1.0 (TSMC/ARM) IO Pad的Standard Cell Library做APR設計時，請確認在打線頭標上的Metal Pin Name字體大小不要超過晶片的邊界範圍，以避免晶片面積在計算的時候會被膨脹。 打線頭標上的Metal Pin Name字體大小不要超過晶片的邊界範圍 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.11

TN90GUTM with Cell-Based Flow製程注意事項(5/5) 11. 使用使用90nm Cell-Based Design Kit 1.0 (TSMC/ARM) IO Pad的Standard Cell Library做APR設計時，若有使用ROM，請確認該ROM的燒錄檔是UNIX或LINUX工作 站以vi編輯器編輯產生，以避免replace為真layout時產生問題。 12. CIC於2012年底發佈的“原DRC假錯網頁修改公告”中，現行TN90製程已無所謂 的假錯或可忽略項目，請盡量的進行DRC錯誤修正；若已達到無法全數修正或是有佈 局設計上考量，請填寫“晶片製作需違反DRC申請表”後 E-Mail給工程師，並在下線 申請之“設計內容電子檔”內詳細說明必須違反之DRC項目，及必須違反該DRC的原 因及佈局截圖等可供參考之資訊。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.12 12

T18製程注意事項(1/8) 1.學生以Hierarchical的方式並無法檢查出佈局中的AM.W.1.M5錯誤! 2.一般驗証時可以Hierarchical進行驗証，由於CIC只接受Flat方式的驗証結果，故繳 交佈局檔時請以Flat方式進行最後驗証!! 3. 請務必確認有無違反 Antenna Rule。 如有TSMC 0.18μm CMOS 製程技術相關問題，請洽詢製程負責工程師: 林貝儒先生 ，E-mail : pjlin@narlabs.org.tw ，電話：03-5773693 ext.190 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.13

T18製程注意事項(2/8) 4. T18製程使用Cell-Based Flow之設計案，如需CIC進行Replace動作，一律由CIC代填 Dummy Pattern。填補的Dummy Pattern將包含OD/Poly/Metal 1~6 Dummy，以符 合OD/Poly/Metal Density Rules。 5. T18製程使用Mixed-Signal Flow之設計案，其內部Full-Custom Flow區域必須由設 計者自行填補Dummy Pattern，並於外框自行加上Layer 150 Datatype 1~6、20、21 的Block Layer，共8層Layer，以避免使用填補程式後，重覆填補Dummy Pattern於 Full-Custom Flow區域內而影響電路特性。而Cell-Based Flow區域需Replace者，則一 律由CIC代填OD/Poly/Metal Dummy；不需Replace者則全由設計者自行填補。 以上填補Dummy Pattern 文件可參考CIC Document :CIC-CIS-2009-MA40_P。 此外使用Cell-Based Flow或Mixed-Signal Flow之設計案，必須通過CIC Queue Server將core cell、IO cell、memory cell 皆replace為真layout的全晶片線上DRC驗證後，才可下線。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.14

T18製程注意事項(3/8) 6. T18製程使用Cell-Based Flow或Mixed-Signal Flow之設計案， 打線圖的Layout請 使用Cadence Virtuoso或SpringSoft Laker等Layout Editor開啟的Layout來標示打線 ，勿以Cadence SOC Encounter或Synopsys IC Compiler等APR Tool開啟的Layout， 如此封裝廠商才能依據Layout IO Pad打線頭的實體位置與形狀實施打線作業。 (打線 頭的實體形狀請見下頁圖) 7.針對Cell-Based Flow或Mixed-Signal Flow之設計案，若在晶片左下方的IO Pad有 使用0.18um Cell-Based Design Kit 4.0 (TSMC/ARM)的IO Pad者，在Queue Server 執行DRC驗證時，務必加上 -addTagCell 的參數使晶片左下角出現CIC辯識層，以利打 線。 (CIC辯識層的形狀請見下頁圖) 8.由T18-102A開始，使用0.18um Cell-Based Design Kit 4.0 (TSMC/ARM)，需下載 CBDK_TSMC018_Arm_v4.0.tgz，內含新版本ESD I/O PAD，並採用CUP(Circuit Under Pad)的排列方式，所有PAD開窗位置皆在ESD電路上，可大量減少佈局面積。 9.新的IO PAD在使用上，每一組power domain只能有唯一的一個PVDD2POC電源 PAD，此PAD有啟動控制I/O電源功能，否則PAD都無法動作。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.15

T18製程注意事項(4/8) 要能看到打線頭的實體形狀 晶片實際下線後，左下角將出 現CIC辯識層，以利打線。 晶片左下方的IO Pad有使用0.18um Cell-Based Design Kit 4.0 (TSMC/ARM) IO Pad者 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.16

T18製程注意事項(5/8) 10. 使用0.18um Cell-Based Design Kit 4.0 (TSMC/ARM) Core的Standard Cell Library做APR設計時，請在APR做完之前確認是否已加入Core Filler的Cell，並且要注意您的Core Filler Cell Name必須和Cell-Based Design Kit裡面的Core Filler Cell Name相同。如果沒有加入或是名稱不同，CIC將您的設計Replace為真實Layout後，會導致Standard Cell之間的N-well斷開，而出現無法允許的DRC錯誤。同學下線前，必須利用CIC Queue Server做線上DRC檢查，以避免此錯誤的發生。 APR沒有加上正確的Core Filler會導致Cell之間N-well斷開而出現無法允許的DRC錯誤。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.17 17

T18製程注意事項(6/8) 11. 使用0.18um Cell-Based Design Kit 4.0 (TSMC/ARM) IO Pad的Standard Cell Library做APR設計時，請在APR完做DRC驗證時確認位於Corner Pad兩旁的打線頭是否同時為Inner排列。如果是Inner排列必須確認打線頭是否接觸造成短路。如果短路會出現無法允許的DRC錯誤，將不予下線。同學下線之前，必須用CIC Queue Server做線上DRC檢查，以避免此錯誤的發生。短路的錯誤也可以在DRC結果資料夾的lvs.rep.ext檔案發現有短路警告訊息。 打線頭 Inner排列 注意 是否短路 有短路會有DRC錯誤 lvs.rep.ext也會有短路警告 Corner Pad兩旁的IO Pad同時為Inner排列可能會造成打線頭短路和DRC錯誤。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.18 18

T18製程注意事項(7/8) 12. 使用0.18um Cell-Based Design Kit 4.0 (TSMC/ARM) IO Pad的Standard Cell Library做APR設計時，請確認在打線頭標上的Metal Pin Name字體大小不要超過晶片的邊界範圍，以避免晶片面積在計算的時候會被膨脹。 打線頭標上的Metal Pin Name字體大小不要超過晶片的邊界範圍 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.19 19

T18製程注意事項(8/8) 13. 使用0.18um Cell-Based Design Kit 4.0 (TSMC/ARM) IO Pad的Standard Cell Library做APR設計時，若有使用ROM，請確認該ROM的燒錄檔是UNIX或LINUX工作站以vi編輯器編輯產生，以避免replace為真layout時產生問題。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.20 20

MEMS18製程注意事項(1/2) 圖一 CMOS MEMS電感元件 圖二 微懸臂樑結構定義與製作 CIC 0.18μm CMOS MEMS的製程需與TSMC 0.18um CMOS MS/RF 製程結合，欲使用 CIC 0.18μm CMOS MEMS 之教授只需於製程申請時勾選TSMC 0.18um CMOS MS/RF。 CIC 0.18μm CMOS MEMS的製程設計環境包含了高Q值的微機電去基材電感元件的量測 結果及萃取模型，MEMS製程佈局規則(DRC)，Technology File，與CoventorWare製程模 型描述等資料。圖一與圖二所示為利用後製程所完成之去基材電感及懸臂結構。 因應 MEMS 元件設計之需求，即日起修改 Metal Contact 的佈局規則，修改後之佈局方 式請參考技術文件內容Fig.7。 MEMS Design Kit 及 MEMS User Handbook 請使用者至CIC EDA-Cloud中的PDK_T18.list查詢 製程手冊，並請確認使用的MEMS技術文件之版本為V2.5，技術檔案版本為V2.5，其中 技術檔案的virtuoso technology file 檔名有空格將會造成軟體無法辨識，請使用者將空格 刪除。 自104年T18-104D梯次開始，MEMS18調整晶圓切割方式，提供不傷害MEMS結構之安全切割方式。自T18-104D梯次起使用者收到之晶片將不需施作光阻塗佈，亦不再提供去除光阻之服務。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.21 21

MEMS18製程注意事項(2/2) 將原有的Layout更換製程檔案之參考方式 For Virtuoso : CDS > Tools > Technology File Manager > Technology File Tool BOX > Load > Enter New Technology File > Select All Classes > Select Applied Library > OK > Technology File Tool BOX > Save。 For Laker : Laker > Library > Technology File > Replace > Select Applied Library > Enter Technology File Name > OK。 請避免MEMS結構的走線與Silicon Substrate形成短路，目前的實驗結果顯示這可能是造 成MEMS結構無法完全釋放的原因之一，尚且無法在製程上做修正而達到改善。 為了達到釋放結構體的目的，結構體的陣列蝕刻孔寬度建議使用8um，此陣列蝕刻孔的 間隔為8um。 MEMS後製程中關於Silicon Substrate etching的部分已更新至最新版本的製程手冊 (v2.5)，其詳細之etching profile與variant width of etching window的圖表在最新版 本的手冊上都有說明，敬請使用者依據新的rule做設計。 如有TSMC 0.18μm CMOS MEMS製程技術相關問題，請洽詢製程負責工程師: 陳芃君小姐，E-mail : Jessie.Chen@narlabs.org.tw ，電話：03-5773693 ext.239 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.22

SiGe18製程注意事項 SiGe18是以3P6M之鋁製程為主，專屬為Mixed-Signal BiCMOS製程。 在DRC驗證流程中，請必須確實執行以下驗證指令檔： (檔案版本僅以CIC EDA-Cloud所提供為準) Calibre.drc -- DRC deck for the main DRC rules CLM18S_IMD_6M.10a -- DRC deck for VIA array IMD crack rules ant.drc -- DRC deck for antenna rules 由於CIC只有接受Flat模式的驗証結果，故於上傳佈局檔前請以Flat模式進行最後驗証! 如同其它TSMC系列製程，SiGe18 DRC驗證結果須符合Density Rules (POLY, M1~M6)，設計者可善加利 用Dummy Pattern Generation Utility以輔助填補程序。 將填補之Dummy Cell置於Chip內部，應減少擺放至電路外側，以免造成多餘面積浪費。 本製程之PAD實現結構與Layout畫法，可參考技術文件“T000CLDR002”。 當遇到不明之DRC Errors之時，一定要提出與工程師討論，請勿擅自合理化。 應避免使用INDDUMMY, EXCL等性質圖層框圍Whole Chip，此舉將會省略Density Rules Check。 如需在晶片中利用金屬層註記(寫字)時請同樣須遵守Design Rules。 CIC所提供之SiGe18製程下線服務中，並無提供Cell-based Design Kit (Includes Standard Cell and I/O Cell Library)。 如有SiGe18製程技術相關問題，請洽詢製程負責工程師: 陳益誠先生 ，E-mail : ycchen@narlabs.org.tw ，電話：03-5773693 ext.201 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.23

D35製程注意事項(1/3) 請在下線前詳細檢查是否有使用跟TSMC I/O Library相同的Cells，不可違反的Cell Name列表請參考Design Rule文件(T035MMDR001)Page1~2。 CIC於97年8月26日起，更新TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V製 程PDK，版本由現今2.6升級至2.7A，PDK-2.6製程資料及文件將不再提供，所需驗證 資料，請使用PDK-2.7A所提供檔案。D35下線將使用PDK-2.7A版本，勿使用錯誤版 本，影響下線權益。 請務必確認有無違反 Antenna Rule。 如有TSMC 0.35μm CMOS 製程技術相關問題請洽詢製程負責工程師: 林貝儒先生 ，E-mail : pjlin@narlabs.org.tw ，電話：03-5773693 ext.190 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.24

D35製程注意事項(2/3) 使用Cell-Based Flow之設計案，如需CIC進行Replace動作，一律由CIC代填Dummy Pattern，填補 的Dummy Pattern將包含Poly/Metal 1~4 Dummy，以符合Poly/Metal Density Rules。 使用Mixed-Signal Flow之設計案，其內部Full-Custom Flow區域必須由設計者自行填補Dummy Pattern，並於外框自行加上使用FUSE[FW(235)]層框選不填補區域，以避免使用填補程式後，重覆填 補Dummy Pattern於Full-Custom Flow區域內而影響電路特性。而Cell-Based Flow區域需Replace者 ，則一律由CIC代填Poly/Metal Dummy；不需Replace者則全由設計者自行填補。 使用Cell-Based Flow或Mixed-Signal Flow之設計案，且由CIC代填Dummy Pattern者，若有使用 STC IO PAD，請在IO PAD上框上FUSE[FW(235)]層，STC IO PAD為不填補dummy pattern之區域， 請使用者特別注意!! Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.25

D35製程注意事項(3/3) 打線圖的晶片Layout，請使用Cadence Virtuoso或SpringSoft Laker等Layout Editor 開啟的Layout來標示打線，勿以Cadence SOC Encounter或Synopsys IC Compiler等 APR Tool開啟的Layout。 使用Cell-Based Flow之設計案，有打線需求之申請案請注意，CIC會在佈局外左下角 處，用Metal4畫上 ”L”形pattern，以便封裝廠辨識晶片方向，因此請確保上傳gds 檔及打線圖的佈局為同一方向，以免打線發生錯誤。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.26

0.35m Multi-Option MEMS製程注意事項 CIC於D35-104B梯次起，CMOS Multi-Option MEMS process製程服務新增白金層選項，白金 層定義層別為Layer 192，以lift-off方式進行，設計規範可參考金層之design rule，惟受限於製 程因素，白金層僅能定義於top metal(Metal4)與passivation layer上，不開放沉積於其他層別。 CIC於D35-103B梯次起將MEMS35製程與BioMEMS35製程合併為0.35m Multi-Option MEMS製程。對原MEMS35使用者而言，以往使用RLS layer定義oxide與silicon蝕刻區域，現在 可分別使用RLS layer與RLSSI layer分別定義蝕刻oxide與silicon區域，製程上有較多彈性可供選 擇；而對原BioMEMS35使用者而言，Multi-Option MEMS 每一梯次皆可視為含BioMEMS之下 線梯次，同時在layout繪製上並不受到影響。 使用者可自行參考手冊 “ 0.35 m多選項微機電製程 ”。 請在下線前詳細檢查是否有使用跟TSMC I/O Library相同的Cells，不可違反的Cell Name列表 請參考Design Rule文件(T035MMDR001)Page1~2。 此製程與D35製程使用同一平台上建構，在此須遵守D35製程之注意事項。 自104年D35-104D梯次開始，0.35m Multi-Option MEMS調整晶圓切割方式，提供不傷害 MEMS結構之安全切割方式。自D35-104D梯次起使用者收到之晶片將不需施作光阻塗佈，亦不 再提供去除光阻之服務，同時Multi-Option MEMS 晶圓厚度將從原先25mil調整為21mil。 如有0.35μm Multi-Option MEMS製程技術相關問題，請洽詢製程負責工程師: 廖信豪先生，E-mail: shliao@narlabs.org.tw ，電話 : 06-2087971 ext.216 陳芃君小姐，E-mail : Jessie.Chen@narlabs.org.tw ，電話：03-5773693 ext.239 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.27

P15製程注意事項(1/2) P15製程前瞻性晶片面積限制如下： (共計10種，其餘面積大小概不受理!) 1mm*1mm / 1mm*2mm / 1.5mm*1mm / 1.5mm*2mm / 2mm*1mm 2mm*2mm / 2.5mm*1mm / 2.5mm*2mm / 3mm*1mm / 3mm*2mm 當佈局時，請務必將Chip Street加入佈局中(WIN Standard Cell Library有提供；意 謂可佈局區域範圍為Chip Street內部)，目的為用以保留晶片切割道，其左下角需對 準原點(0,0)且晶片整體佈局應座落在第一象限，同時必須符合上述之固定晶片面積。 若有使用含Gate元件，因晶圓廠製程之Wafer有晶格方向性要求，所以請勿將含 Gate元件佈局呈現90⁰或270⁰垂直旋轉。 為確保佈局圖檔(GDS File)轉換輸出之正確性，建議佈局設計軟體儘可能利用 Cadence Virtuoso Layout Editor來進行電路佈局繪製。 由於P15製程PDK主要提供ADS與MWO電路設計驗證平台，於晶片佈局時雖可使用 軟體內建功能進行簡易式DRC驗證，但是此方式並非包含完整的規則檢驗，僅能檢 查部分的佈局規則，因此務必於下線申請前須跑過Cadence Assura(Diva為輔) DRC 驗證程序，CIC將只接受Assura/Diva DRC之驗證結果。 ‧如有P15製程技術相關問題，請洽詢製程負責工程師: 陳益誠先生 ，E-mail : ycchen@narlabs.org.tw ，電話：03-5773693 ext.201 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.28

P15製程注意事項(2/2) P15 Diva DRC驗證方式及其相關注意細節，建議可參考“WIN 0.15um PHEMT佈局驗 證使用手冊”。 下載路徑：CIC首頁 -> 製程服務 -> 技術資料 -> 應用文件 文件編號：CIC-CIS-2008-MA33_P_v3.0 WIN晶圓廠將於2018年開始不再針對所屬製程之Diva DRC Rule File進行維護及更新， 已逐漸要求使用者將電路佈局驗證平台轉至Cadence Assura DRC/LVS (i.e. Golden Rules)，該軟體除了能有效檢查完整的佈局規則，更能減少下線申請後因WIN技術端 進一步檢驗而需往返修改佈局的機率，以增進整體WIN相關製程(P15/GaN25)下線效 率。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.29

GaN25製程注意事項 GaN25製程前瞻性晶片面積限制如下： (共計10種，其餘面積大小概不受理!) 1mm*1mm / 1mm*2mm / 1.5mm*1mm / 1.5mm*2mm / 2mm*1mm 2mm*2mm / 2.5mm*1mm / 2.5mm*2mm / 3mm*1mm / 3mm*2mm 當佈局時，請務必將Chip Street加入佈局中(WIN Standard Cell Library有提供；意 謂可佈局區域範圍為Chip Street內部)，目的為用以保留晶片切割道，其左下角需對 準原點(0,0)且晶片整體佈局應座落在第一象限，同時必須符合上述之固定晶片面積。 若有使用含Gate元件，因晶圓廠製程之Wafer有晶格方向性要求，所以請勿將含 Gate元件佈局呈現90⁰或270⁰垂直旋轉。 為確保佈局圖檔(GDS File)轉換輸出之正確性，建議佈局設計軟體儘可能利用 Cadence Virtuoso Layout Editor來進行電路佈局繪製。 由於GaN25製程PDK主要提供ADS與MWO電路設計驗證平台，於晶片佈局時雖可 使用軟體內建功能進行簡易式DRC驗證，但是此方式並非包含完整的規則檢驗，僅 能檢查部分的佈局規則，因此務必於下線申請前須跑過Cadence Assura DRC驗證 程序(建議相關參數設定請參閱“Assura_Setting_20180321.pdf”)，CIC將只接受Assura DRC之驗證結果。 Transmission Line佈局架構建立時，建議需包含Met1、Met2以及Via2三個圖層。 如需在晶片中利用金屬層註記(刻字)時僅能使用Met1圖層，其餘圖層皆不允許。 ‧如有GaN25製程技術相關問題，請洽詢製程負責工程師: 陳益誠先生 ，E-mail : ycchen@narlabs.org.tw ，電話：03-5773693 ext.201 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.30

T25HVG2製程注意事項(1/2) 此製程metal與HR已選定，說明如下： 實際metal層數為3，請使用Metal3作為top metal。 Metal3厚度為30KÅ，請使用30KÅ為設計考量。 HR電阻為1Kohm/sq，請使用rppohri_1000作為HR考量。 MIM電容之單位容值為2fF/um2。 CIC提供之設計環境已預定為1P3M, 30KÅ, rppohri_1000，請勿自行修改 technology file 或 command file相關內容。 Layout 環境 使用Laker：laker technology file “Laker_MM_25S_2.5+5_2P3M_2.3d.tf”僅 提供2.5V/5V MOSFET Mcell，HV devices則需利用PDK產生後stream out為gds 檔案再stream in到laker中接線。 使用Virtuoso：利用PDK即可產生所有元件。 對於本製程之使用若有其他問題，請與CIC負責工程師聯絡，聯絡方式如下： 李佳欣小姐，電話：06-2087971 ext. 217，E-mail : Rebecca.Lee@narlabs.org.tw Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.31

T25HVG2製程注意事項(2/2) IO & ESD & Latch-up考量 自行設計＆佈局之PAD 請確認符合 DRC rule。 TSMC對本製程已提供Latch-up的相關Rule，CIC也已提供ESD I/O PAD，若選 擇自己設計者，請依DRC相關規範考量設計。 佈局驗證請確實符合以下三個規則 CHV25S_7V_12V_20V_24V_40V_45V_60V_3M C25_WIRE_BOND_3M CHV25S_7V_12V_20V_24V_40V_45V_60V_3M.ANT 使用Mixed-Signal Flow之設計案，其內部Full-Custom Flow區域必須由設計者自行 填補Dummy Pattern，並於外框自行加上使用FUSE[FW(235)]層框選不填補區域， 以避免使用填補程式後，重覆填補Dummy Pattern於Full-Custom Flow區域內而影 響電路特性。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.32

GIPD製程注意事項 請各位GIPD製程申請者在下線前，先行至下列CIC網頁位置下載技術文件及技術檔案： 1. 技術文件: 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“General Purpose Integrated Passive Device (IPD) Process”製程下載技術文件-GIPD Process Design Flow and Layout Issues ，最新修訂日期為2017-1-9。 2. DRC驗證檔: 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“General Purpose Integrated Passive Device (IPD) Process”製程下載技術檔案-GIPD Process DRC Command File 進行DRC驗證檔驗證，最新修訂日期為2017-1-9。 3. GIPD/T18整合製程之技術檔案: 相關整合用之技術檔案請至T18 EDA Cloud平台進行連結。 4. GIPD/TN90GUTM整合製程之技術檔案: 相關整合用之技術檔案請至TN90GUTM EDA Cloud平台進行連結。 如有GIPD製程技術相關問題，請洽詢製程負責工程師: 林大業 先生，E-mail : tylin@narlabs.org.tw，電話：03-5773693 ext.212 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.33 33

U18製程注意事項(1/5) 由於“UMC 0.18 um Mixed-Mode and RFCMOS 1.8V/3.3V 1P6M Metal Metal Capacitor Process” 之DRC技術檔案，包含許多特定項目的驗證，以下就檔案個別屬 性作簡短解釋與說明：(檔案版本僅以CIC網頁上所提供為主) 1.BaseRule(583/642)：G-DF-Mixed_Mode_RFCMOS18-1.8v_3.3v-1P6M-MMC-Calibre-DRC- 2.11_P2 Include 180nm_layers_v2.6.cal Include metal_slot_0.18_1P6M_MMC_calibre_v1.cal Include L180_memory_rules_V1.txt Include GENERATION25_BEYOND-LOGO-1P6M-Calibre-drc-2.3_P1 (LOGO) 此檔案為DRC主要驗證檔，請於下線前務必通過佈局規範檢驗。 2.ANT(13)：umc_ant_0.18um_Metal6_calibre-1.0-P3.cal 此檔案為Antenna Rule Checking所用。 3.DIFF(1)：G-DF-GENERATION15_ABOVE-DIFFUSION_DUMMY-Calibre-DRC-2.1-P1 此檔案的驗證條件為其佈局設計裡有規劃及繪製Dummy Diffusion之時。 4.ESD(48/60)：G-DF-GENERATION18-1P6M-ESD-CALIBRE-DRC-2.3-P1 此檔案的驗證條件為其佈局設計裡有涉及相關ESD電路規劃和繪製之時。 5.Latchup(17)：G-DF-GENERATION18-LATCH_UP-1P6M-CALIBRE-DRC-2.0_P1 此檔案的驗證條件為其佈局設計裡有違反Latch-Up電性規範之時。 此檔案為DRC主要驗證檔，請於下線前務必通過佈局規範檢驗；目前除Density Errors外其餘規則皆須遵守。 如有UMC 0.18μm CMOS 製程技術相關問題，請洽詢製程負責工程師: 洪郁鈞先生 ，E-mail : ychung@narlabs.org.tw ，電話：03-5773693 ext.264 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.34

U18製程注意事項(2/5) 6.Metal(12)：G-DF-GENERATION15_ABOVE-1P6M-METAL_DUMMY_SLOT-CALIBRE-DRC-2.1_P1 此檔案的驗證條件為其佈局設計裡有規劃及繪製Dummy Metal, Metal Slot之時。 7.OPC(10)：G-DF-GENERATION18-OPC_BLOCK-BOUNDARY-CALIBRE-DRC-2.0-P1 此檔案的驗證條件為其佈局設計裡有規劃及繪製OPC_BLOCK之時，能在IC設計時，先找出製程變異所導致的微影錯誤或誤差。 8.PAD(77/86)：G-DF-GENERATION15_ABOVE-PAD-1P6M-CALIBRE-DRC-2.1_P3 此檔案的驗證條件為其佈局設計裡有涉及規劃與繪製相關Bonding Pad之時。 9.POLY(1)：G-DF-GENERATION15_ABOVE-POLY1_DUMMY-Calibre-DRC-2.1-P1 此檔案的驗證條件為其佈局設計裡有規劃及繪製Dummy Poly之時。 CIC會使用以上九種驗證檔進行驗證，請設計者確實執行全部DRC驗證檔(項目1~9)並修正相 關DRC錯誤，報告中需附上相關驗證結，並逐一描述，以增加晶片良率並，確保晶片能正常 動作。可參考http://www2.cic.org.tw/~shuttle/drc/all/U18.pdf U18可允許DRC錯誤列表 ，請勿自行合理化DRC錯誤，如有問題請與製程工程師討論。 有打線需求之申請案請注意，如果佈局為對稱性，請於晶片佈局內，左下角Corner處利用Top Metal圖層畫上Mark Pattern(建議樣式為線寬10um之” 十 ”or “ L ” 字)，以便封裝廠辨識晶片方向，正確地找到實際腳位。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.35

DIFF_CAD(Dummy_Block) 由於UMC製程之Dummy Cell填補方式與其它Foundry不同，設計者除自行填補於晶 片中。後端晶圓廠將會於Full Wafer上全部填滿包含Diff、Poly、M1~M6等Layer， MEMS案件則多M7。 設計者不填補區域，需自行框選上識別Layer層，包含(DIFF、POLY、M1~M6之DMBK)，MEMS案件則多M7 DMBK。 U18(Virtuoso) U18(Laker) GDS No. DataType DIFF_CAD(Dummy_Block) DIFDMBK(d1) 70 1 PO1_CAD(Dummy_Block) PLYDMBK(d1) 71 M1_CAD(Dummy_Block) M1DMBK(d1) 72 M2_CAD(Dummy_Block) M2DMBK(d1) 73 M3_CAD(Dummy_Block) M3DMBK(d1) 74 M4_CAD(Dummy_Block) M4DMBK(d1) 75 M5_CAD(Dummy_Block) M5DMBK(d1) 76 M6_CAD(Dummy_Block) M6DMBK(d1) 77 M7_CAD(Dummy_Block) M7DMBK(d1) 78 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.36

U18製程注意事項(4/5) Full-Custom設計者，請自行利用OD、Poly、Metal Dummy層，自行填補Dummy Cell ，且需符合整個晶片30%之Density Rule，當符合Density Rule時，則不填補區域建議框 選整個晶片，包含DIFF、POLY、M1~M6之DMBK等Layer，以避免UMC後端進行填補 作業時，額外於晶片中增加Dummy Cell，而影響晶片效能。如未於晶片上框選不填補區 域，而影響晶片效能，設計者需自行負責。 MEMS案件 MEMS設計者，因後製程關係，會增加Metal 7 Layer層，請於下線晶片上多框選M7 DMBK於整個晶片，以確保不會填補Metal 7之Dummy Cell。 MEMS的DRC驗證檔為”G-DF-Mixed_Mode_RFCMOS18-1.8v_3.3v-1P6M-MMC-MEMS-Calibre-DRC-2.11_P4”，此驗證檔主要還是針對MEMS的結構部份作確認，設計者若有放入CMOS電路，仍必須驗證UMC 0.18 um Mixed-Mode and RFCMOS 1.8V/3.3V 1P6M Metal Metal Capacitor Process” 之DRC技術檔案。 如有UMC 0.18μm CMOS MEMS製程技術相關問題，請洽詢製程負責工程師: 王怡仁先生 ，E-mail : nick.wang@narlabs.org.tw，電話：03-5773693 ext.247 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.37

U18製程注意事項(5/5) Substrate NW DNWEL TWELL T_WELL Process D_NWEL Process U18此製程無DNW Layer，如欲將NMOS之Body端接至其它電位，請在設計時選擇1.8V/3.3V Mixed Mode NMOS devices in T-Well (N_BPW_18_MM / N_BPW_33_MM)元件。 佈局時請將T_WELL延伸，並打上M1_PDIFF的Contact， 此T_WELL則是其Body端電位。 Substrate p+ n+ NW DNWEL TWELL T_WELL Process D_NWEL Process Body Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.38

U18 with Cell-Based Flow製程注意事項(1/2) Cell-Based Flow之設計案，一律由UMC代填Dummy Pattern，填補的Dummy Pattern將包含Diffusion/Poly/Metal 1~6 Dummy，以符合Diffusion/Poly/Metal Density Rules。 重覆填補Mixed-Signal Flow之設計案，其內部Full-Custom Flow區域必須由設計者自 行填補Dummy Pattern，並於外框自行加上GDS No 70~77 Data Type 1的Dummy Block Layer，共8層，以避免Dummy Pattern於Full-Custom Flow區域內而影響電路 特性。而Cell-Based Flow區域，則一律由UMC代填Diffusion/Poly/Metal Dummy。 以上填補Dummy Pattern 文件可參考CIC Document : G-06- MIXED_MODE_RFCMOS 18-1.8V_3.3V-1P6M-MMC-MASKTOOL-8C- Ver.2.8_P1.pdf 。此外使用Cell-Based Flow或Mixed-Signal Flow之設計案，必須通 過CIC Queue Server將core cell、IO cell、memory cell 皆replace為真layout的全晶 片線上DRC驗證後，才可下線。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.39

U18 with Cell-Based Flow製程注意事項(2/2) 針對Cell-Based Flow或Mixed-Signal Flow之設計案，若使用UMC/Faraday的IO Pad者，在 Queue Server執行DRC驗證時，務必加上 -addTagCell 的參數使晶片左下角出現”L”形 pattern，以便封裝廠辨識晶片方向。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.40

T50UHV製程注意事項(1/4) 本製程為TSMC 0.5UM CMOS High Voltage Mixed Signal based LDMOS 5/20/450/600/700/800V 2P3M，polycide technology. 設計時Metal與元件使用，說明如下： 1. 實際Metal層數為3層，請使用Metal3作為Top Metal。 2. Metal的厚度分別為: Metal1與Metal2= 4KÅ，Metal3=30KÅ (UTM)。 3. CPIP電容之單位容值為1.2fF/um2。 4. UHV Device各元件耐壓不同，請務必留意操作電壓範圍。 5.各元件之耐壓請參考technology file “T-05U-CV-DR-010”。 6. PDK已經包含spice model，spectre model，calibre command file， 設計者可依EDA cloud 安裝介紹，解壓縮使用。 對於本製程之使用若有其他問題，請與CIC負責工程師聯絡，聯絡方式如下： 蘇家寧小姐，電話：06-2087971 ext.221，E-mail :cn.su@narlabs.org.tw Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.41

T50UHV製程注意事項(2/4) 設計考量與修改: 1.使用Rpo1與Rpo2元件，元件的長寬比(Nsq值)須大於5以上，以避免 DRC檢測錯誤。 2.使用PDK中UHV MOSFET或UHV電阻等元件，請務必檢查各PAD之結構有 無Metal3層與VIA23接點，如無請更換CIC完整結構之PAD。更換路徑如下: Rpo1,Rpo2元件 length width rnpohri_2000_600V_dis元件 CIC PAD EDA cloud 上更換PAD的放置位置 對於本製程之使用若有其他問題，請與CIC負責工程師聯絡，聯絡方式如下： 蘇家寧小姐，電話：06-2087971 ext.221，E-mail :cn.su@narlabs.org.tw Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.42

T50UHV製程注意事項(3/4) 3.超高壓應用: 設計中如需採用High/Low side架構，如Gate Driver等題目。 對於隔離部分的繪製，特別注意T-05U-CV-DR-010技術文件中P.157~P.158，High Side Device Isolation 說明。如下圖，當LV電路1與LV電路2存在差壓數百伏的狀 況下，須藉由N+ Isolation ring與HV Junction Terminatio 隔離。 參考設計範例 LV電路1 (5V, 20V ) LV電路2 (5V, 20V ) 電路內加上N+ Isolation ring HV Junction Termination 對於本製程之使用若有其他問題，請與CIC負責工程師聯絡，聯絡方式如下： 蘇家寧小姐，電話：06-2087971 ext.221，E-mail :cn.su@narlabs.org.tw Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.43

T50UHV製程注意事項(4/4) 4. 設計者須自行填補Dummy Pattern，以符合density rules check。 Layout 環境 因廠商未提供LAKER支援文件，本製程目前只能以Virtuoso進行layout。 使用方式利用PDK即可產生所有元件。 IO & ESD考量 CIC提供裸PAD和ESD I/O之元件。如須加強ESD保護電路，可於CICLIB中選用。 下線前請確實填寫Tape-out ReviewForm 對於本製程之使用若有其他問題，請與CIC負責工程師聯絡，聯絡方式如下： 蘇家寧小姐，電話：06-2087971 ext.221，E-mail :cn.su@narlabs.org.tw Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.44

加入會員 申請者在申請晶片製作之前，教授/學生均須完成加入會員與製程資料申請及授權。 加入會員網址：http://www.cic.narl.org.tw/main.jsp -> 會員專區 -> 加入會員 教授若欲更改基本資料,亦需由此登入方能修改。 若修改服務單位或個人姓名異動，須重新申請製程權限 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.45

教育性申請修課學生點名單範例 **請注意： 一、點名單的底線標示部分即必要檢查項目，如下： 年度學期、課程名稱、授課教授、系所、申請者姓名， 並請授課教授簽章及蓋系所章。  二、點名單轉成圖檔或PDF檔，並連同Excel檔(下載： http://www2.cic.org.tw/~cis/chipapply/doc/edu.xls )一併Email至 cisd_edu@cic.narl.org.tw 。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.46

106年度晶片製作申請無法受理與下線原因(1/4) 指導教授(授課教授)無製程使用權限 申請者或共同設計者未被任一教授授權製程使用權限 指導教授或授課教授未繳交當年度智慧財產權切結書(需教授簽章及蓋系所章) 教師所屬前瞻性申請案有3篇以上測試報告未繳 教師所屬教育性申請案有6篇以上測試報告未繳 申請者缺交測試報告 教育性申請未繳交課程點名單(需教授簽章及蓋系所章) 教育性申請學生使用課程不在有效期限內(有效期限由開課日算起一年內有效) 同一學生重覆使用同一門課申請教育性晶片製作 超過教育性晶片面積限制 未出席審查會 未回覆委員建議 回覆委員建議內容不完整 CIC提供可下線面積已用盡 自請取消 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.47

106年度晶片製作申請無法受理與下線原因(2/4) 未上傳GDS檔 DRC Error GDS檔損毀 替換I/O後發生DRC Errors IO Pad rename, 以致無法替換IO Pad 用錯DRC file 佈局檔無電路佈局 未上傳LVS檔 LVS Error(Source and layout refer to the same data) LVS檔損毀 未上傳drc summary檔案 未上傳TRF TRF未列設計者及教授姓名 TRF非申請所屬 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.48

106年度晶片製作申請無法受理與下線原因(3/4) TRF資訊填寫不足(使用到舊版本) 未上傳設計報告內容檔 設計報告報告內容繳交錯誤 設計報告內容檔案毀損 設計報告內容無規格列表 設計報告內容電路詳圖 設計報告內容無驗證結果 設計報告內容無參考文獻 設計報告內容紙本與申請專題名稱不符 設計報告內容無設計流程 設計報告內容無分析模擬 設計報告內容無測試考量 設計報告內容解釋沒有電路部分，但實際layout中有發現疑似感測電路 設計報告內容佈局平面圖與佈局檔佈局不符 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.49

106年度晶片製作申請無法受理與下線原因(4/4) 未做晶片檢查 未做post-simulation。 metal density 不足 PAD命名與TSMC衝突 PAD長寬長度過小且未開窗,無法打線 RLS並非開在電感的位置，線圈結構恐無法release 申請表未勾選使用CIC後製程但GDS File卻有RLS層 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.50

其他注意事項 1. 若在CIC RF Testkey Library中已有資料，將不接受申請製作，查詢方式： CIC Web Site => 製程服務 => 技術資料 => 測試元件 提醒 I/O Library、Cell-Based以及MEMS製程的使用者: (1)若您有使用I/O Library或 Cell Library ，請務必在晶片製作申請表上做正確的勾選。 (2)I/O Library 所指的是晶片送至CIC後，由CIC做合成的I/O Library ，並非同學自行設 計、透過其他管道所取得的Cell Library或是裸PAD。 (3)Cell Library 所指的是晶片送至CIC後，由CIC做合成的Cell Library (使用Cell- Based Flow)，並非同學自行設計或是由其他管道所取得的Cell Library。 (4)MEMS製程指的是利用CIC提供的後製程（由RLS光罩定義）。若無利用CIC提供之後 製程則不必勾選。 (5)使用上述製程的申請者，請於線上填寫晶片製作申請表時，務必確實勾選正確之〝特 殊製程選項〞。 3. 由於0.18um以後的製程在晶片製作上需考慮到金屬密度(Metal density)的問題, 故會在 每一層金屬上加上假金屬(Dummy metal)，致使同學的設計成品無法顯現電路圖形，造 成打線時方向腳位無法辨識，故請同學們在繳交打線圖時特別注意，且佈局填加適當Top Metal辯識層，以使封裝廠能正確地找到實際腳位。 Return to Outline CIC CONFIDENTIAL - 2018/9/21 - P.51