数字系统设计 Digital System Design EE141 数字系统设计 Digital System Design ---门电路与接口 王维东 Weidong Wang 浙江大学信息与电子工程学院 College of Information Science & Electronic Engineering 信息与通信工程研究所 Zhejiang University Spring 2016 ZDMC – Lec. #3

任课教师 王维东 TA: 浙江大学信息与电子工程学院, 信电楼306 邮箱：wdwang@zju.edu.cn EE141 任课教师 王维东 浙江大学信息与电子工程学院, 信电楼306 邮箱：wdwang@zju.edu.cn College of Information Science & Electronic Engineering Zhejiang University, Hangzhou, 310027 Tel: 86-571-87953170 (O) Mobile: 13605812196 TA: 陈彬彬 Binbin CHEN, 13071888906; 15091831397@163.com； 黄露 Lu HUANG，6719473; eliver8801@zju.edu.cn; Tuesday & Thursday 14:00-16:30 PM Office Hours：玉泉信电楼 308室（可以微信或邮件联系）. Spring 2016 ZDMC – Lec. #3

Prerequisites预修课程 电子电路基础 电子线路 C语言 How to learn this Course? Not only listening, thinking and waiting …. But Exercise, Simulation, Practice!

课程简介 课程代码：111C0120 参考书 阎石, 数字电子技术基础, 第5版, 高等教育出版社, 2006. EE141 课程简介 课程代码：111C0120 参考书 阎石, 数字电子技术基础, 第5版, 高等教育出版社, 2006. 王金明著，数字系统设计与Verilog HDL，电子工业出版社，第5版 补充讲义/期中考试前预备 Stanford 大学 108A课程notes. R.H.Katz, G.Borriello, Contemporary Logic Design, second edition,电子工业出版社, 2005. M.M.Mano, 数字设计(第四版), 电子工业出版社, 2010. http://www.prenhall.com/mano Spring 2016 ZDMC – Lec. #3

Other Course Info Website: http://mypage.zju.edu.cn/wdwd/教学工作/ ftp://10.13.71.58/数字系统设计/2016/, 暂停 Check frequently 答疑 玉泉信电楼308室/周四下午2:30-5:00 上课课间、课后均可 Email，微信群，短信均可

Grading (考核) Final grades will be computed approximately as follows: 期中考试-10% 课程作业+小测验+上课出勤率+Project - 20% Class Room Check Homework Sets 作业上交截止期为课后一周内有效 Project 2 projects (1 or 2 members team) Project-2可选（总评加分3~5分，但不超过平时成绩范围） Finial Exam期末闭卷考试 - 70% 上课说明此门课程的成绩合成：平时成绩包括平时小测验、期中考试、作业、出勤、课堂讨论、论文

授课时间和地点： 2016年春夏学期， 地点：紫金港西1-520(多) 周二上午，第3、4节(9:50-11:25) 星期四上午，第1、2节(08:00-09:35) 地点：紫金港西1-520(多) http://mypage.zju.edu.cn/wdwd/教学工作/

课程结构 数字理论知识(必备) 数字电路分析与设计 脉冲电路与接口 控制器与数字系统 微处理器简介 数字系统和编码、逻辑代数、门电路 EE141 课程结构 数字理论知识(必备) 数字系统和编码、逻辑代数、门电路 数字电路分析与设计 组合逻辑电路 触发器、半导体存贮器、可编程器件 时序逻辑电路 脉冲电路与接口 控制器与数字系统 状态机 控制器 微码控制器 测试和验证 微处理器简介 Spring 2016 ZDMC – Lec. #3

-----门逻辑和接口电路

EE141 一、半导体基础知识(补)

半导体基础知识（1） 本征半导体：纯净的具有晶体结构的半导体。 常用：硅Si，锗Ge 两种载流子 EE141 半导体基础知识（1） 两种载流子 本征半导体：纯净的具有晶体结构的半导体。 常用：硅Si，锗Ge Spring 2016 ZDMC – Lec. #3

半导体基础知识（2） 杂质半导体 N型半导体 (掺磷PP或砷As) 多子：自由电子 少子：空穴 EE141 半导体基础知识（2） 杂质半导体 N型半导体 (掺磷PP或砷As) 多子：自由电子 少子：空穴 Spring 2016 ZDMC – Lec. #3

半导体基础知识（3） 杂质半导体 P型半导体(掺硼B) 多子：空穴 少子：自由电子 Spring 2016 ZDMC – Lec. #3 EE141 半导体基础知识（3） 杂质半导体 P型半导体(掺硼B) 多子：空穴 少子：自由电子 Spring 2016 ZDMC – Lec. #3

EE141 半导体基础知识（4） PN结的形成 空间电荷区（耗尽层） 扩散和漂移 Spring 2016 ZDMC – Lec. #3

EE141 半导体基础知识（5） PN结的单向导电性 外加正向电压 Spring 2016 ZDMC – Lec. #3

EE141 半导体基础知识（6） PN结的单向导电性 外加反向电压 Spring 2016 ZDMC – Lec. #3

半导体基础知识（7） PN结的伏安特性 K:波耳兹曼常数 T:热力学温度 q: 电子电荷 正向导通区 反向截止区 反向击穿区 EE141 半导体基础知识（7） PN结的伏安特性 正向导通区 反向截止区 K:波耳兹曼常数 T:热力学温度 q: 电子电荷 反向击穿区 Spring 2016 ZDMC – Lec. #3

EE141 二、逻辑电路的输入输出特性

EE141 获得高、低电平的基本原理 高/低电平都允许有一定的变化范围

正逻辑：高电平表示1，低电平表示0 负逻辑：高电平表示0，低电平表示1 EE141 正逻辑：高电平表示1，低电平表示0 负逻辑：高电平表示0，低电平表示1

半导体二极管的结构和外特性 （Diode） EE141 半导体二极管的结构和外特性 （Diode） 二极管的结构： PN结 + 引线 + 封装构成 N P

3.2.1二极管的开关特性： 高电平：VIH=VCC 低电平：VIL=0 VI=VIH D截止，VO=VOH=VCC VI=VIL EE141 3.2.1二极管的开关特性： 高电平：VIH=VCC 低电平：VIL=0 VI=VIH D截止，VO=VOH=VCC VI=VIL D导通，VO=VOL=0.7V

EE141 二极管的开关等效电路：

EE141 二极管的动态电流波形：

EE141 二极管构成的门电路的缺点 电平有偏移 带负载能力差 只用于IC内部电路

Current and Voltage Parameters VIH(min)—High-Level Input Voltage. VIL(max)—Low-Level Input Voltage. VOH(min)—High-Level Output Voltage. VOL(max)—Low-Level Output Voltage. IIH—High-Level Input Current. IIL—Low-Level Input Current. IOH—High-Level Output Current. IOL—Low-Level Output Current.

MOS管的开关特性 氧化物层 半导体层 一、MOS管的结构 金属层 PN结 S (Source)：源极 G (Gate)：栅极 EE141 MOS管的开关特性 氧化物层 金属层 一、MOS管的结构 半导体层 PN结 S (Source)：源极 G (Gate)：栅极 D (Drain)：漏极 B (Substrate):衬底

VGS=0时，D-S间是两个背向PN结串联，iD=0 EE141 以N沟道增强型为例： 当加+VDS时， VGS=0时，D-S间是两个背向PN结串联，iD=0 加上+VGS，且足够大至VGS >VGS (th), D-S间形成导电沟道（N型层） 开启电压

二、输入特性和输出特性 输入特性：直流电流为0，看进去有一个输入电容CI，对动态有影响。 输出特性： EE141 二、输入特性和输出特性 输入特性：直流电流为0，看进去有一个输入电容CI，对动态有影响。 输出特性： iD = f (VDS) 对应不同的VGS下得一族曲线 。

EE141 漏极特性曲线（分三个区域） 截止区 恒流区 可变电阻区

EE141 漏极特性曲线（分三个区域） 截止区：VGS<VGS(th)，iD = 0, ROFF > 109Ω

EE141 漏极特性曲线（分三个区域） 恒流区： iD 基本上由VGS决定，与VDS 关系不大

EE141 漏极特性曲线（分三个区域） 可变电阻区：当VDS 较低（近似为0）， VGS 一定时， 这个电阻受VGS 控制、可变。

EE141 三、MOS管的基本开关电路

EE141 四、等效电路 OFF ，截止状态 ON，导通状态

EE141 五、MOS管的四种类型 增强型 耗尽型 大量正离子 导电沟道

EE141 CMOS反相器的电路结构和工作原理 一、电路结构

EE141 二、电压、电流传输特性

EE141 三、输入噪声容限

EE141 结论：可以通过提高VDD来提高噪声容限

EE141 CMOS 反相器的静态输入和输出特性 一、输入特性

EE141 二、输出特性

EE141 二、输出特性

EE141 3.3.4 CMOS反相器的动态特性 一、传输延迟时间 Spring 2016 ZDMC – Lec. #3

Propagation Delays tPHL tPLH Delay time in going from logical 0 to logical 1 state (LOW to HIGH) tPHL Delay time in going from logical 1 to logical 0 state (HIGH to LOW) Spring 2016 ZDMC – Lec. #3

EE141 二、交流噪声容限 三、动态功耗

EE141 三、动态功耗

EE141 带缓冲级的CMOS门 1、与非门

EE141 带缓冲级的CMOS门 2.解决方法

EE141 二、漏极开路的门电路（OD门）

EE141

EE141 RL的计算方法 前一级输出能力 后一级驱动要求

EE141 三、 CMOS传输门及双向模拟开关 1. 传输门

EE141 2. 双向模拟开关

EE141 四、三态输出门

EE141 三态门的用途

Fan-Out扇出系数 In general, a logic-circuit output is required to drive several logic inputs. The fan-out (also called loading factor) is defined as the maximum number of logic inputs that an output can drive reliably fan-out is assumed to refer to load devices of the same family as the driving output.

Unused Inputs Unused Inputs CMOS inputs should never be left disconnected. All CMOS inputs must be tied either to a fixed voltage level (0 V or VDD) or to another input. This rule applies even to the inputs of extra unused logic gates on a chip. An unconnected CMOS input is susceptible to noise and static charges that could easily bias both the P-channel and the N-channel MOSFETs in the conductive state, resulting in increased power dissipation and possible overheating.

CMOS SERIES CHARACTERISTICS The oldest CMOS series is the 4000 series first introduced by RCA, and its functionally equivalent 14000 series from Motorola. 74HC/HCT (High-Speed CMOS) 74HC/HCT ICs are pin-compatible with and functionally equivalent to TTL ICs with the same device number. 74HCT devices are electrically compatible with TTL,

CMOS SERIES CHARACTERISTICS 74AC/ACT (Advanced CMOS) 74AHC/AHCT (Advanced High-Speed CMOS) BiCMOS 5-V Logic/74BCT The 74ABT (advanced BiCMOS technology) s

LOW-VOLTAGE TECHNOLOGY CMOS Family The 74LVC (Low-Voltage CMOS) series The 74ALVC (Advanced Low-Voltage CMOS) series The 74LV (Low-Voltage) series It is intended to operate only with other 3.3-V devices. The 74AVC (Advanced Very-Low-Voltage CMOS) as low as 1.2 V or as high as 3.3 V. The 74AUC (Advanced Ultra-Low-Voltage CMOS) is optimized to operate at 1.8-V logic levels. The 74AUP (Advanced Ultra-low Power) series The 74CBT (Cross Bar Technology) series The 74CBTLV (Cross Bar Technology Low Voltage) The 74GTLP (Gunning Transceiver Logic Plus) series The 74SSTV (Stub Series Terminated Logic)

三、TTL门电路

EE141 半导体三极管的开关特性 双极型三极管的开关特性 （BJT, Bipolar Junction Transistor）

EE141 一、双极型三极管的结构 管芯 + 三个引出电极 + 外壳 Spring 2016 ZDMC – Lec. #3

EE141 基区薄 低掺杂 发射区高掺杂 集电区低掺杂

以NPN为例说明工作原理： 当VCC >>VBB be 结正偏, bc结反偏 e区发射大量的电子 b区薄，只有少量的空穴 EE141 以NPN为例说明工作原理： 当VCC >>VBB be 结正偏, bc结反偏 e区发射大量的电子 b区薄，只有少量的空穴 bc反偏，大量电子形成IC

二、三极管的输入特性和输出特性 三极管的输入特性曲线（NPN） VON ：开启电压 硅管，0.5 ~ 0.7V 锗管，0.2 ~ 0.3V 近似认为: VBE < VON iB = 0 VBE ≥ VON iB 的大小由外电路电压，电阻决定

三极管的输出特性 固定一个IB值，即得一条曲线， 在VCE > 0.7V以后，基本为水平直线

特性曲线分三个部分 放大区：条件VCE > 0.7V, iB >0, iC随iB成正比变化， ΔiC=βΔiB。 饱和区：条件VCE < 0.7V, iB >0, VCE 很低，ΔiC 随ΔiB增加变缓，趋于“饱和”。 截止区：条件VBE = 0V, iB = 0, iC = 0, c—e间“断开” 。

三、双极型三极管的基本开关电路 只要参数合理： VI=VIL时，T截止，VO=VOH VI=VIH时，T导通，VO=VOL

工作状态分析：

图解分析法：

四、三极管的开关等效电路 截止状态 饱和导通状态

五、动态开关特性 从二极管已知，PN结存在电容效应。 在饱和与截止两个状态之间转换时，iC的变化将滞后于VI，则VO的变化也滞后于VI。

六 、三极管反相器 三极管的基本开关电路就是非门 实际应用中，为保证 VI=VIL时T可靠截止，常在 输入接入负压。 参数合理？ VI=VIL时，T截止，VO=VOH VI=VIH时，T截止，VO=VOL

例3.5.1：计算参数设计是否合理 5V VIH=5V VIL=0V 1KΩ 3.3KΩ β=20 VCE(sat) = 0.1V 10KΩ

例3.5.1：计算参数设计是否合理 将发射极外接电路化为等效的VB与RB电路

当 又 因此，参数设计合理

3.5.2 TTL反相器的电路结构和工作原理 一、电路结构 设

二、电压传输特性

二、电压传输特性

二、电压传输特性

需要说明的几个问题：

三、输入噪声容限

3.5.3 TTL反相器的静态输入特性和输出特性 例：扇出系数（Fan-out）， 试计算门G1能驱动多少个同样的门电路负载。

TTL LOADING AND FAN-OUT Currents when a TTL output is driving several inputs

输入特性

输出特性

3.5.4 TTL反相器的动态特性 一、传输延迟时间 1、现象

二、交流噪声容限 当输入信号为窄脉冲，且接近于tpd时，输出变化跟不上，变化很小，因此交流噪声容限远大于直流噪声容限。 （a）正脉冲噪声容限 （b）负脉冲噪声容限

三、电源的动态尖峰电流

2、动态尖峰电流

Current Transients

3.5.5其他类型的TTL门电路 一、其他逻辑功能的门电路 1. 与非门

2. 或非门 3.与或非门

4. 异或门

二、集电极开路的门电路 1、推拉式输出电路结构的局限性 ① 输出电平不可调 ② 负载能力不强，尤其是高电平输出 ③ 输出端不能并联使用 OC门

2、OC门的结构特点

OC门实现的线与

3、外接负载电阻RL的计算

3、外接负载电阻RL的计算

3、外接负载电阻RL的计算

三、三态输出门（Three state Output Gate ,TS）

三态门的用途

2.4.5 TTL电路的改进系列 （改进指标： ) 一、高速系列74H/54H （High-Speed TTL） 电路的改进 (1)输出级采用复合管（减小输出电阻Ro） (2)减少各电阻值 2. 性能特点 速度提高 的同时功耗也增加

二、肖特基系列74S/54S（Schottky TTL） 电路改进 采用抗饱和三极管 用有源泄放电路代替74H系列中的R3 减小电阻值 2. 性能特点 速度进一步提高，电压传输特性没有线性区，功耗增大

74LS/54LS （Low-Power Schottky TTL） 三、低功耗肖特基系列 74LS/54LS （Low-Power Schottky TTL） there are several series in the TTL family of logic devices (74, 74LS, 74S, etc.). 四、74AS,74ALS （Advanced Low-Power Schottky TTL） Standard TTL, 74 Series Schottky TTL, 74S Series Low-Power Schottky TTL, 74LS Series (LS-TTL) Advanced Schottky TTL, 74AS Series (AS-TTL) Advanced Low-Power Schottky TTL, 74ALS Series 74F—Fast TTL · · ·

Comparison of TTL Series Characteristics Typical TTL series characteristics

低功耗肖特基系列74LS/54LS （Low--Power Schottky TTL）

输入A=H，B=L

输入A=H，B=H

ANALOG VOLTAGE COMPARATORS

TROUBLESHOOTING （故障测试） The logic pulser

其他类型的双极型数字集成电路* DTL：输入为二极管门电路，速度低，已经不用 HTL：电源电压高，Vth高，抗干扰性好，已被CMOS替代 ECL：非饱和逻辑，速度快，用于高速系统 I2L：属饱和逻辑，电路简单，用于LSI内部电路 · · ·

发射极耦合逻辑ECL(emitter-coupled logic ) 如何提高速度？ ——防止晶体管饱和 电流型逻辑（CML） （current－mode logic，CML） 也称为：发射极耦合（ECL）

基本CML电路

基本CML电路

Basic ECL circuit

IC Packages DIP (dual-in-line package) The PLCC has J-shaped leads that curl under the IC The ball grid array (BGA)

课后作业 1) 调查： 2) 练习: 3)阅读 国际上的数字相关集成电路公司有哪些芯片？ 图书馆资源：电子器件天地 EE141 课后作业 1) 调查： 国际上的数字相关集成电路公司有哪些芯片？ TI, Philips, Toshiba, Fairchild, Motorola…… 图书馆资源：电子器件天地 http://10.15.61.7:8080/poweb/s_search.jsp?searchFiled=5&KWord=tjn&sClass=0&Submit=%BC%EC+%CB%F7 2) 练习: 《数字电子技术基础》P151（3月15/17日上交） ③3.7,3.9 , 3.13, 3.14；（3月8日） ④3.18, 3.23,3.25, 3.29；（3月10日） 3)阅读 组合逻辑电路 Spring 2016 ZDMC – Lec. #3

三极管的简单逻辑 (参考)

什么是电子设计竞赛？什么是SRTP? 了解规则 了解课题 组队 联系指导教师 申报 go