组合逻辑3 Combinational Logic EE141 组合逻辑3 Combinational Logic 刘鹏 liupeng@zju.edu.cn 浙江大学信息与电子工程系 Multiplexers: Two-to-one-line, Four-to-one-line multiplexer, 74HC153, Feb 28, 2012 Winter 2009 ZDMC – Lec. #1 – 1

复习 本节内容 选择器Multiplexer 加法器Adder 采用模块组件实现组合电路 比较器Comparator 显示译码器 竞争和冒险 测验1 Winter 2009 ZDMC – Lec. #1 – 2

复习 数据选择器 Multiplexers 数据选择器是从多路输入线中选择其中的一路到输出线的一种组合电路。 二选一数据选择器： 数据输入线D0-D1 选择线A0 输出线Y 电路图 表达式：Y=A0’D0+A0D1 Winter 2009 ZDMC – Lec. #1 – 3

复习 4选1 Multiplexer 四选一数据选择器逻辑图 功能表 A1 A0 Y D0 1 D1 D2 D3 逻辑函数式 EE141 4选1 Multiplexer 复习 四选一数据选择器逻辑图 功能表 A1 A0 Y D0 1 D1 D2 D3 逻辑函数式 Y= A1’A0’D0+A1’A0D1+A1A0’D2+A1A0D3 Winter 2009 ZDMC – Lec. #1 – 4

复习 例：74HC153,两个“四选一”接成“八选一” “四选一”只有2位地址输入，从四个输入中选中一个 EE141 例：74HC153,两个“四选一”接成“八选一” 复习 “四选一”只有2位地址输入，从四个输入中选中一个 “八选一”的八个数据需要3位地址代码指定其中任何一个 Winter 2009 ZDMC – Lec. #1 – 5

复习 采用数据选择器设计组合电路 基本原理 Y= D0A1’A0’ +D1A1’A0+D2A1A0’ + D3A1A0 EE141 采用数据选择器设计组合电路 复习 基本原理 Y= D0A1’A0’ +D1A1’A0+D2A1A0’ + D3A1A0 具有n-1位地址输入的数据选择器，可实现n个变量布尔函数。 数据选择器就是一个带或（OR） 门的译码器 Winter 2009 ZDMC – Lec. #1 – 6

EE141 例如： 复习 Winter 2009 ZDMC – Lec. #1 – 7

复习 加法器：半加器Half Adder, HA 半加器，不考虑来自低位的进位，将两个1位的二进制数相加. EE141 加法器：半加器Half Adder, HA 复习 半加器，不考虑来自低位的进位，将两个1位的二进制数相加. 我们指定符号S(for sum) and CO(for carry) to the outputs。 输入为A和B。 真值表the truth table 输 入 输 出 A B S CO 1 一个异或门和一个与门 Winter 2009 ZDMC – Lec. #1 – 8

复习 全加器Full Adder, FA 将两个1位二进制数A,B及来自低位的进位CI相加 输 入 输 出 A B CI S CO 1 EE141 全加器Full Adder, FA 复习 将两个1位二进制数A,B及来自低位的进位CI相加 输 入 输 出 A B CI S CO 1 74LS183 74HC183 Winter 2009 ZDMC – Lec. #1 – 9

EE141 多位加法器:串行进位加法器 复习 优点：简单 缺点：慢 Winter 2009 ZDMC – Lec. #1 – 10

复习 用加法器设计组合电路 基本原理： 若能生成函数可变换成输入变量与输入变量相加 若能生成函数可变换成输入变量与常量相加 EE141 用加法器设计组合电路 复习 基本原理： 若能生成函数可变换成输入变量与输入变量相加 若能生成函数可变换成输入变量与常量相加 例：将BCD的8421码转换为余3码 输 入 输 出 D C B A Y3 Y2 Y1 Y0 1 Winter 2009 ZDMC – Lec. #1 – 11

数值比较器 MAGNITUDE COMPARATOR EE141 数值比较器 MAGNITUDE COMPARATOR 用来比较两个二进制数的数值大小 一、1位数值比较器 A,B比较有三种可能结果 Winter 2009 ZDMC – Lec. #1 – 12

多位数值比较器 原理：从高位比起，只有高位相等，才比较下一位。 例如： EE141 Winter 2009 ZDMC – Lec. #1 – 13

EE141 集成电路CC14585 实现4位二进制数的比较 Winter 2009 ZDMC – Lec. #1 – 14

数值比较器 MAGNITUDE COMPARATOR EE141 数值比较器 MAGNITUDE COMPARATOR 用来比较两个二进制数的数值大小 一、1位数值比较器 A,B比较有三种可能结果 Winter 2009 ZDMC – Lec. #1 – 15

多位数值比较器 原理：从高位比起，只有高位相等，才比较下一位。 例如： EE141 Winter 2009 ZDMC – Lec. #1 – 16

EE141 集成电路CC14585 实现4位二进制数的比较 Winter 2009 ZDMC – Lec. #1 – 17

EE141 比较两个8位二进制数的大小 Winter 2009 ZDMC – Lec. #1 – 18

EE141 显示译码器 1. 七段字符显示器 如： Winter 2009 ZDMC – Lec. #1 – 19

2. BCD七段字符显示译码器 （代码转换器）7448 输 入 输 出 数字 A3 A2 A1 A0 Ya Yb Yc Yd Ye Yf EE141 2. BCD七段字符显示译码器 （代码转换器）7448 输 入 输 出 数字 A3 A2 A1 A0 Ya Yb Yc Yd Ye Yf Yg 字形 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Winter 2009 ZDMC – Lec. #1 – 20

EE141 真值表 卡诺图 Winter 2009 ZDMC – Lec. #1 – 21

EE141 BCD－七段显示译码器7448的逻辑图 Winter 2009 ZDMC – Lec. #1 – 22

7448的附加控制信号：（1） 灯测试输入 当 时，Ya ~ Yg全部置为1 EE141 Winter 2009 ZDMC – Lec. #1 – 23

EE141 7448的附加控制信号：（2） 灭零输入 当 时， 时，则灭灯 Winter 2009 ZDMC – Lec. #1 – 24

7448的附加控制信号：（3） 灭灯输入/灭零输出 输入信号，称灭灯输入控制端： 无论输入状态是什么，数码管熄灭 输出信号，称灭零输出端： EE141 7448的附加控制信号：（3） 灭灯输入/灭零输出 输入信号，称灭灯输入控制端： 无论输入状态是什么，数码管熄灭 输出信号，称灭零输出端： 只有当输入 ，且灭零输入信号 时， 才给出低电平 因此 表示译码器将本来应该显示的零熄灭了 Winter 2009 ZDMC – Lec. #1 – 25

EE141 Winter 2009 ZDMC – Lec. #1 – 26

例：利用 BRI’ 和 BRO’ 的配合，实现多位显示系统的灭零控制 EE141 例：利用 BRI’ 和 BRO’ 的配合，实现多位显示系统的灭零控制 整数部分：最高位是0，而且灭掉以后，输出 作为次高位的 输入信号 小数部分：最低位是0，而且灭掉以后，输出 作为次低位的 输入信号 Winter 2009 ZDMC – Lec. #1 – 28

组合逻辑电路中的竞争-冒险现象 竞争-冒险现象及成因 一、什么是“竞争” 两个输入“同时向相反的逻辑电平变化”，称存在“竞争” EE141 组合逻辑电路中的竞争-冒险现象 竞争-冒险现象及成因 一、什么是“竞争” 两个输入“同时向相反的逻辑电平变化”，称存在“竞争” 二、因“竞争”而可能在输出产 生尖峰脉冲的现象，称为 “竞争-冒险”。 Winter 2009 ZDMC – Lec. #1 – 29

EE141 三、2线—4线译码器中的竞争-冒险现象 Winter 2009 ZDMC – Lec. #1 – 30

消除竞争-冒险现象的方法 一、接入滤波电容 尖峰脉冲很窄，用很小的电容就可将尖峰削弱到 VTH 以下。 二、引入选通脉冲 EE141 消除竞争-冒险现象的方法 一、接入滤波电容 尖峰脉冲很窄，用很小的电容就可将尖峰削弱到 VTH 以下。 二、引入选通脉冲 取选通脉冲作用时间，在电路达到稳定之后，P的高电平期的输出信号不会出现尖峰。 Winter 2009 ZDMC – Lec. #1 – 31

EE141 三、修改逻辑设计 例： Winter 2009 ZDMC – Lec. #1 – 32

Recap 组合电路设计方法 组合电路的基本模块 组合电路的竞争和冒险 译码器、编码器、选择器、加法器、比较器 采用基本模块来设计组合电路 Winter 2009 ZDMC – Lec. #1 – 33